数字后端版图设计
集成电路后端设计简介.pptx
N型MOS管物理结构和电路符号
栅极 源极
导体 绝缘体
栅极
栅极
n
n
p 掺杂半导体衬底
n 型MOS管
漏极 源极
漏极 源极
漏极
衬底 耗尽型电路符号
衬底 增强型电路符号
第6页/共74页
P型MOS管物理结构和电路符号
栅极 源极
导体 绝缘体
栅极
栅极
p
p
n 掺杂半导体衬底
p 型MOS管
漏极
源极
第37页/共74页
CMOS传输门
CMOS传输门工作原理： 在图中的CMOS传输门采用了P管和N管对，控制信号和C分别控制P管和N管，使两管同时关断和开通。
由于PMOS管对输入信号S高电平的传输性能好，而NMOS管对输入信号S低电平的传输性能好，从而使信 号S可以获得全幅度的传送而没有电平损失。
第38页/共74页
第14页/共74页
MOS晶体管性能分析
描述NMOS器件在三个区域中性能的理想表达式为：
Ids＝
0
（a）截止区
Vgs－VT≤0
（b）线性区
0＜Vgs－VT＜ Vds （c）饱和区
第15页/共74页
MOS器件电压-电流特性
N型MOS管和P型MOS管工作在线性区和饱和区时的电压-电流特性曲线：
线性区 ︱Vds︱=︱Vgs－Vt︱
（0V）。值得指出的是，任一种逻辑状态，不管
是Vi为VDD或为VSS，两个晶体管必有一个截止。
因此，在任一逻辑状态下，只有非常小的电流从
VDD流向VSS，所以耗电很少。对高密度应用来说，
CMOS的低功耗是它最重要的优点。
第24页/共74页
一款深亚微米射频SoC芯片的后端设计与实现
一款深亚微米射频SoC芯片的后端设计与实现张志鹏;张超;刘铁锋【摘要】随着集成电路的发展,片上系统芯片(SoC)技术广泛应用于多种领域中,越来越多的射频、模拟、存储器模块集成到一块芯片中.SoC芯片后端设计面临尺寸特征小,芯片规模大,物理设计复杂程度高等问题.良好的芯片版图设计是集成电路实现和成功的基础之一.介绍了基于台积电0.18μmULL低功耗工艺设计的射频SoC 电路结构,在此基础上,详细说明了后端版图设计流程与布局规划,重点介绍了时钟模块设计,多时钟电路及复杂时序关系设计的后端布局处理,供电设计以及布线优化方法和技巧,对各类相关芯片的后端设计具有良好的借鉴意义.%With the development of integrated circuit, the system on chip (SoC) technology is widely used in many applications, as more and more RF modules, analog modules and memory modules are embedded into one chip. The SoC back-end design confronts more challenges such as smaller feature size, larger chip area and more complex physical design. A remarkable layout design is one of the elements of the integrated circuit implemention and success. RF SoC circuit structure based on TSMC 0.18μmULL low power consumption process design is introduced,and on this basis, back-end layout design process and layout planning are explained in detail,mainly focusing on the clock generation module design,back-end processing method of multi-clock circuit and complex timing relationshipdesign,power supply plan and layout optimization methods and techniques,that supplies a good reference to many relevant kinds of beck-end chip design.【期刊名称】《微处理机》【年(卷),期】2017(038)006【总页数】6页(P1-6)【关键词】片上系统芯片;后端布局;多时钟设计;时钟生成;后端流程;供电设计【作者】张志鹏;张超;刘铁锋【作者单位】中国科学院沈阳自动化研究所网络化控制系统重点实验室,沈阳110016;中国科学院沈阳自动化研究所网络化控制系统重点实验室,沈阳110016;中国科学院沈阳自动化研究所网络化控制系统重点实验室,沈阳110016【正文语种】中文【中图分类】TP277随着集成电路的发展，片上系统芯片（SoC）技术在超大规模集成电路设计的开发与市场角度已经非常成熟，广泛应用于工业控制、智能手机、平板电脑等各类芯片中。
数字后端流程一【Design_Compile】实例笔记
DC 综合DC 又称为设计综合将设计的RTL代码综合成门级网表的过程。
在DC 流程中一般要经过以下几个步骤，以项目A为例做如下分析：1】在项目子目录下创建DC文件夹，在DC文件夹下分别创建db in lib_syn log netlist rpt和script 文件夹以及一个makefile 文件用来运行DC 脚本。
2】第二步就是复制相应工艺技术库文件到lib_syn ，一般有2种文件各3个分别包括了typical worst 和best情况，一类是db，文件一类是lib 文件也可以在lc_shell 下读取lib 得到相应的db文件。
3】第三步将需要综合的设计RTL代码（V erilog 文件）复制到in 文件夹4】第四步在script 创建综合脚本，脚本创建过程将在后面介绍5】第五步编写运行脚本的makefile 文件6】第六步运行脚本而后查看综合报告，是否有违例现象出现，如果有修改脚本加以修复直到最终通过设计。
注意另外的几个文件夹作用db文件夹存放DC综合生成的项目db文件，综合网表输出到netlist 文件夹，综合程序运行报告存放在log文件夹中，而综合结果的数据报告则存放在rpt 文件夹中。
DC脚本的编写（A.scr）DC综合脚本基本上有几大部分组成1】定义综合环境中命名规则(分别对net cell port 命名)define_name_rules verilog –casesensitivedefine_name_rules verilog –type net –allowed “a-z A-Z 0-9 _ ” \-first_restricted “ _ 0-9 N ”\-replacement_char “_” \-prefix “n”define_name_rules verilog –type cell –allowed “a-z A-Z 0-9 _ ” \-first_restricted “ _ 0-9 ”\-replacement_char “_” \-prefix “u”define_name_rules verilog –type port –allowed “a-z A-Z 0-9 _ ” \-first_restricted “ _ 0-9 ”\-replacement_char “_” \-prefix “p”2】综合环境的建立指明库所在的位置Search_path = { lib_syn/db }指定综合所需目标库一般选用最恶劣情况worst 库作目标库target_library = { slow.db}创建链接库,链接库中包括了一些已经做好的设计和子模块，又包括了当前设计的目标库是设计实例化时所用的库文件link_library = { “ * ” , slow.db } + synthetic_library在上述的环境建立所需的各类库中，一般有生产商提供目标库，库中的各类cell用于逻辑映射，链接库则包括了目标库，还包括其他一些以前设计实例基本单元，我们门级网表实例化元件和单元都来自于它。
精选数字电路版图设计及标准单元技术补充
网格式布线系统要求的库设计规则
二、高度固定，宽度可变如果库中的每一个门高度不同，就会导致版图中的电源线布线混乱。最小单元高度的确定：通过模拟得到的晶体管尺寸，以及库的网格来决定。一般来说，所选择的高度要略大于这个最小高度。这种技术在模拟版图设计中也经常使用。
网格式布线系统要求的库设计规则
网格式布线系统要求的库设计规则
9、静夜四无邻，荒居旧业贫。。10、雨中黄叶树，灯下白头人。。11、以我独沈久，愧君相见频。。12、故人江海别，几度隔山川。。13、乍见翻疑梦，相悲各问年。。14、他乡生白发，旧国见青山。。15、比不了得就不比，得不到的就不要。。。16、行动出成果，工作出财富。。17、做前，能够环视四周；做时，你只能或者最好沿着以脚为起点的射线向前。。9、没有失败，只有暂时停止成功！。10、很多事情努力了未必有结果，但是不努力却什么改变也没有。。11、成功就是日复一日那一点点小小努力的积累。。12、世间成事，不求其绝对圆满，留一份不足，可得无限完美。。13、不知香积寺，数里入云峰。。14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。15、楚塞三湘接，荆门九派通。。。16、少年十五二十时，步行夺得胡马骑。。17、空山新雨后，天气晚来秋。。9、杨柳散和风，青山澹吾虑。。10、阅读一切好书如同和过去最杰出的人谈话。11、越是没有本领的就越加自命不凡。12、越是无能的人，越喜欢挑剔别人的错儿。13、知人者智，自知者明。胜人者有力，自胜者强。14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。15、最具挑战性的挑战莫过于提升自我。。16、业余生活要有意义，不要越轨。17、一个人即使已登上顶峰，也仍要自强不息。
标准单元技术
一般用于数字版图设计。单元库中的标准单元按照一定的规则进行设计，以便可以堆积在一起（像积木一样）形成逻辑电路。
数字电路后端设计中的一些概念
天线效应：小尺寸的MO S 管的栅极与很长的金属连线接在一起，在刻蚀过程中 ，这根金属线有可能象一根天线一样收集带电粒子 ，升高电位，而且可以击穿 MO S 管的栅氧化层，造成器件的失效。
这种失效是不可恢复的。
不仅是金属连线 ，有时候多晶硅也可以充当天线。
Antenna Ratio(N 冷 G J 二铲包J A rea丫A rea(G K ) MO S 管的输入端开始算起，直至到达该回路最顶层金属线之下的所有金属互连线 （N i ，j ，i 为互连节点所属的金属层号，j 为金属层上的互连节点编号）的面积总和。
在这些金属互连线上将会累积电荷并导致输入端MO S 管栅氧化层出现可能被击穿的潜在危险。
而顶层金属线之下连至输出端晶体管栅极的金属线并不会被计算在内，这是因为在芯片的制造过程中其上多余的游离电荷可以通过低阻的输出端 MO S 管顺畅泻放。
同理，顶层金属线也不会对 A R 的值做出任何贡献，因其最后被刻蚀完成的同时，就标志着从输入 MO S 管到 输出MO S 管的通路正式形成，多余的电荷此时全部可以通过输出端得到泻放。
栅氧化层面积 A re a ga t e则是指各个输入端口所连接到的不同晶体管 （GK ）的栅氧化层的面积总和。
以图1所 A 口聞门缸R 日込严铲Z Totallnpu tPorL-X 怕日* 工［inpuu+A 上 匕厲口 12 # inpct (2 )EM （电迁移）：电迁移是指金属材料中存在大电流的情况下，金属离子在电流作用下出现宏观移动的现象，日常生活中的家用电线等金属导线由于没有良好 这里的导体面积 A r e a m e t a l 是指从图 1 M eta!3 l\ 实Pli A ri te nn a 的计门的散热能力，稍大的电流强度就会导致保险丝熔断而断路,移现象。
集成电路芯片中的金属连线则不同：它们有良好的散热环境，通常能够承受高达105A/cm2（约为普通家用电线承受极限的100倍）以上的电流强度和由此导致的大约100°C的高温。
集成电路版图设计岗位职责职位要求
集成电路版图设计岗位职责职位要求(实用版)编制人：______审核人：______审批人：______编制单位：______编制时间：__年__月__日序言下载提示：该文档是本店铺精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。
文档下载后可定制修改，请根据实际需要进行调整和使用，谢谢!并且，本店铺为大家提供各种类型的实用资料，如教学心得体会、工作心得体会、学生心得体会、综合心得体会、党员心得体会、培训心得体会、军警心得体会、观后感、作文大全、其他资料等等，想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by this editor.I hope that after you download it, it can help you solve practical problems. The document can be customized and modified after downloading, please adjust and use it according to actual needs, thank you!And, this store provides various types of practical materials for everyone, such as teaching experience, work experience, student experience, comprehensive experience, party member experience, training experience, military and police experience, observation and feedback, essay collection, other materials, etc. If you want to learn about different data formats and writing methods, please pay attention!集成电路版图设计岗位职责职位要求第1篇集成电路版图设计岗位职责职位要求职责描述：岗位职责：1、熟练掌握模拟集成电路或数字集成电路的设计概念和流程，独立或合作完成线路设计。
数字后端设计
dbSetGlobalPowerNet "VDD“ dbSetGlobalGroundNet "VSS“ （定义电源环和地环端口，包括VDD,VSS,AVDD,AVSS,DVDD,DVSS）
数字后端有哪些步骤？
1 Setup
auVerilogToCellsetFormField “Verilog To Cell” “Library Name“ $libname
atTimingSetup
（设置时序的要求 由于没有做时钟树插入，仍用理想时钟 ideal clock 优化的方案 寄生参数 单元延迟和线网延迟模型 串扰模型）
数字后端有哪些步骤？
3 Timing 3 执行结束后版图的效果？
只设置了 参数，对 cell的布局 没有影响
ቤተ መጻሕፍቲ ባይዱ 数字后端有哪些步骤？
4 Place 1 这一步主要做什么？
（定义cell中的三组全局电源/地）
axgLoadTDF（加载tdf文件，自己定义，指导pad摆放） astMarkHierAsPreserved（保留层次化信息）
数字后端有哪些步骤？
1 Setup 3 执行结束后版图的效果？
由于只进行了系统的设置， 加载一些文件，setup后在 单元中只能看到一个模拟 的marco
数字后端设计
Reporter: Zizhu.Feng: Date: 2013.06.08
• 三 数 字 和 模 拟 电 路 怎 样 连 接 ？
• 二 数 字 后 端 有 哪 些 步 骤 ？
• 一 什 么 是 数 字 后 端 ？
三 个 问 题
什么是数字后端？
编写 HDL 代码 布局规划
功能仿真 布局
（建库存放单元的数据，导入网表文件，建立版图单元，加载一个.tf文件定义布线的规则）
后端设计PPT演示课件
• Pre-Route Standard Cells
VDD/VSS rails on metal 1 Verify PG connection and routing
• Route Group Net
clocks bus routing
• Post-Route CTO
• Complete detailed wire routing,
conform wiring rule and order)
• Improve the density • Minimize the layer changes • Improve critical path and meet
timing requirement
Clock Tree Synthesis
• Objective:
minimize clock skew optimize clock buffers
Basic CTS Flow &
Concepts
From placement Set clock constraints
Perform clock tree synthesis
Perform clock tree optimization
Reduce timing-critical paths between the macros and interfacing logic.
Reduce interconnections in the following order:
Chip I/O to macros Macro to macro Macro to standard cell blocks
集成电路的后端设计
集成电路的后端设计集成电路的后端设计包括版图设计和验证。
我们采用Cadence的Virtuoso Layout Editor的版图设计环境进行版图设计。
利用Virtuoso Layout Editer的集成验证工具DIV A进行了验证。
验证的整个的过程包括：设计规则检查（Design Rule Checking 简称DRC ）、电学规则检查（Electronics Rule Checking 简称ERC）、电路图版图对照（Layout Versus Schematic 简称LVS）、以及版图寄生参数提取（Layout Parameter Extraction 简称LPE）。
版图设计流程1、整体设计：确定版图主要模块和焊盘的布局。
这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。
布局设计的另一个重要的任务是焊盘的布局。
焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。
焊盘的布局还应该便于测试，特别是晶上测试。
2、分层设计：设计者按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。
从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。
这一步就是自顶向下的设计 。
这样做有很多好处，最为突出的优点是当在整个电路多次出现的某一个模块需要修改时，直接在下一层次修改该模块，上一层的所有同样单元就一并得到修改，结构严谨、层次清晰。
3、版图的检查：①执行DRC程序，对每个单元版图进行设计规则检查，并修改错处。
在画版图的过程中要不时地进行设计规则检查。
运行DRC，程序就按照Diva规则检查文件运行，发现错误时，会在错误的地方做出标记（mark）,并且做出解释（explain）。
设计者就可以根据提示来进行修改。
需要注意的是，DRC要在画图过程中经常进行，及时发现问题及时修改，不要等到版图基本完成后在做，这时再出现的错误往往很难修改，因为各个器件的位置已经相对固定，对于电路一处的改动往往牵连到多个相邻的器件，从而造成更多的问题。
数字集成电路知识点整理
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm自己算4、EDA设计流程IP设计系统设计（SystemC）模块设计（verilog）综合版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)：可以相互转化.db（不可读）.lib（可读）加了功耗信息.sdb .slib第二章器件基础1、保护IC的输入器件以抗静电荷（ESD保护）2、长沟道器件电压和电流的关系：3、短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。
Encounter_数字版图设计流程
28 后仿真 ........................................................................................................................................... 35 版图体会 ............................................................................................................................................... 36
by：Zhu Qiuling
1
1 目录
基于 hejian18 工艺的 SOC Ecounter 数字版图设计流程 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 目录 .............................................................................................................................................. 2 文件准备 ...................................................................................................................................... 3 运行软件 ...................................................................................................................................... 7 DESIGN_IMPORT ...................................................................................................................... 8 LOAD DEF 文件和 IO FILE 文件 ......................................................................................... 10 GLOBAL NET CONNECTION............................................................................................... 11 FLOORPLAN ............................................................................................................................ 12 ADD POWER RINGS .............................................................................................................. 13 ADD STRIPES .......................................................................................................................... 14 PLACEMENT BLOCKAGE .................................................................................................... 14 PLACEMENT............................................................................................................................ 15 SPECIAL ROUTE (SROUTE) ................................................................................................. 16 CREAT CLOCK TREE SPEC ................................................................................................. 17 CLOCK TREE SYNTHESIS.................................................................................................... 18 POST–CTS OPTIMIZATION .................................................................................................. 19 TRAIL ROUTING ..................................................................................................................... 20 NANO ROUTING ..................................................................................................................... 20 IO FILLING ............................................................................................................................... 21 ADD FILLING .......................................................................................................................... 22 POST – ROUTE OPTIMIZATION .......................................................................................... 23 生成 SDF 时序文件 .................................................................................................................. 23 VERIFY CONNECTIVITY...................................................................................................... 24 VERIFY GEOMETRY .............................................................................................................. 25 EXPORT FILES......................................................................................................................... 26 版图验证——导入 ICFB ......................................................................................................... 28 DRC ............................................................................................................................................ 30 LVS ............................................................................................................................................. 32
实验37 数字集成电路的版图设计
实验37 数字集成电路的版图设计在集成电路产品中，数字集成电路占据相当大的市场份额，有着广泛的应用领域。
数字集成电路的版图设计是设计过程中的重要关键步骤之一，版图设计与布局是关乎数字集成电路设计成败和品质优劣的重要环节，是数字集成电路生产的前提。
数字集成电路的版图设计实验是《半导体物理》、《场效应器件物理》、《集成电路制造技术》和《数字集成电路设计》等理论课程的重要实践。
本实验要求学生在Tanner公司开发的版图设计软件Ledit环境中，按照给定设计规则完成几个数字集成电路单元的版图设计与布局，以此来锻炼和提高学生的数字集成电路版图设计与布局能力，强化学生理论联系实际和灵活应用所学知识的能力。
一、实验原理1. Ledit软件简介Ledit软件是Tanner公司设计开发的用于集成电路版图设计与布局的软件，它包括有集成电路工艺图层与半导体器件定义、晶体管级集成电路版图布局、版图设计规则验证和集成电路提取与网表生成等重要功能单元。
它是一种简单易学的集成电路版图设计与布局开发软件，具有良好的人机交互界面，在集成电路的版图设计中有着重要的应用。
2. 集成电路版图的设计规则与验证在实际集成电路生产环节中，由于各条生产线工艺设备性能的不同、所使用的半导体材料物理特性的差异、工艺过程中存在的误差等诸多因素的影响，产生了一系列集成电路图形加工时的最小尺寸极限要求，这些尺寸的极限要求就是集成电路版图的设计规则。
在进行集成电路版图设计时，不违背这些设计规则的要求，集成电路版图的布局设计才可能是正确的。
图37.1给出了集成电路版图绘制过程中，基本图形之间，可能出现的相对关系示意图。
相对关系包括有：间距（Space）、宽度（Width）、交叠覆盖（Overlap）、延伸图37.1 集成电路版图基本图形间的相对位置176（Extension）、围绕（Enclose）和不同基本层间的间隙（Clearance）等等。
表37.1给出了Ledit软件环境下，特征尺寸为1.0μm (λ=1.0μm)，P型衬底N阱CMOS工艺的部分设计规则。
海光信息数字后端笔试题
海光信息数字后端笔试题
海光信息是一家专注于处理器研发的公司，因此其数字后端笔试题可能会涉及处理器设计、数字电路设计、硬件描述语言等方面的知识。
以下是一些可能的试题示例：
1. 简述数字电路设计中常见的时序单元有哪些，并简要说明其工作原理。
2. 描述一下硬件描述语言（如Verilog或VHDL）的基本语法和常用语句。
3. 请解释一下处理器设计的流水线技术，并给出流水线设计的优点和缺点。
4. 在处理器设计中，为什么要进行寄存器分配？请给出几种常见的寄存器分配策略。
5. 描述一下数字后端设计的流程，并简要说明每个步骤的作用。
6. 请解释一下时序约束的概念，并给出几种常见的时序约束方法。
7. 在数字后端设计中，如何进行版图优化以提高芯片的性能和功耗效率？
8. 请解释一下物理验证的概念，并给出几种常见的物理验证方法。
9. 请说明数字后端设计中时序分析的重要性，并给出几种常见的时序分析方法。
10. 在处理器设计中，如何进行指令调度以提高流水线的吞吐量？
以上试题仅为示例，实际考试中可能会有更多涉及处理器设计和数字后端设计的题目。
建议考生在备考期间，加强对处理器设计和数字后端设计相关课
程的学习，掌握基本概念和原理，熟悉常用的设计工具和语言，以提高应试能力。
课程实验六 数字IC版图设计
华侨大学电子工程系IC 工艺及版图设计 课程实验（六）数字功能模块版图布局设计华侨大学厦门专用集成电路系统重点实验室 -2011-IC 工艺及版图设计课程实验六 数字功能模块版图布局设计 一、实验目的1.掌握使用 Cadence Virtuoso XL 版图编辑软件进行数字功能模块版图布局设计 2.掌握使用分层次版图设计方法提高设计效率 3.掌握数字逻辑单元版图布局 4.了解使用 Mutipart-Path 绘制 GuardRing二、实验软件：Cadence IC 5141 Virtuoso XL三、实验要求：实验前请做好预习工作，实验后请做好练习，较熟练地使用 PDK 进行版图编辑，并掌握 Calibre 进行 LVS 验证及 Debug 的方法，验证版图设计的正确性。
IC 工艺及版图设计课程实验四 教学任务 数字功能模块电路版图布局设计 专业能力： 教学目标 1. 掌握使用分层次设计方法提高版图布局设计效率 2. 掌握数字逻辑电路版图布局 3. 练习使用 Calibre 进行 LVS 验证 教学内容 重点 难点 1. Cadence Virtuoso 进行数字逻辑单元版图设计 2. Calibre 进行 LVS 验证及 Debug 数字功能模块电路版图布局设计及 Calibre LVS 验证 数字功能模块电路版图布局设计及 Calibre LVS 验证 学时 2华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University）1 华侨大学厦门专用集成电路系统重点实验室第一部分 实验演示部分在上一次实验中我们已经掌握了数字单元模块电路的布局方法，在本次课程实验中我们 将依靠上次课程设计完成的单元模块电路来构成比较复杂的电路：64 分频电路。
通过完成这 个分频电路的布局，掌握分层次版图布局设计的方法。
并且在该实验中通过 Calibre 的 LVS 验证工具来验证版图和原理图的一致性。
数字电路和模拟电路工程师职位哪个好？老司机对比分析告诉你答案
数字电路和模拟电路工程师职位哪个好？老司机对比分析告诉你答案Job Function: Definition, architecture, modeling, verification, bring-up, debug and support of structural test for achievement of high defect coverage of microprocessor designs from product definition through production.Responsibilities:• Define, model and verify DFT features.• Utilize industry-standard ATPG tools to generate patterns and verify them.• Simulate/verify DFT patterns using Verilog VCS.• Bring-up and debug DFT patterns on the ATE.• Develop, im plement and support DFT methodologies.• Proficient with at-speed scan architectures, memory BIST and/or logic BIST.• Proficient with coding/scripting using Perl.• Mentor less senior DFT engineers and lead their efforts in achieving project objectives.• Collaborate with engineering professionals across the company in order to advance the state of the art of DFT and test practices at AMD.Preferred Experience:• Master of EE or above. 4+ years DFT experience.• Experience in microprocessor desi gn or experience in handling complex SOC designs.• Knowledgeable about industrial standards in DFT such as LBIST/JTAG/MBIST.• Knowledgeable about ATE testers and ATPG standard practices.• Expert knowledge of Verilog, RTL, Verilog simulators and waveform debugging tools.• Good debugging capability with both RTL and gate-level simulations.• Good communication skills and the ability to work with geographically distributed design sites.可以看出要求很多。
数字后端版图设计
数字后端设计流程-9 布线
第二步 布线通道分配
在global route 时已经将信号线分配到每个GRC，而track assignment旳 功能就是将这些信号线在分配到每个track上，决定每条线要走旳途径。 Track assignment是以整个芯片为处理单位来作规划，尽量绕出又长又 直且via数目至少旳绕线。
Formal Verification (ECO Netlist vs
CT Inserted Netlist)
Post-layout STA
Power check
Timing OK? Yes
Tape Out
DC MODELSIM MBISTARCHITECT FORMALITY
PT
Astro AstroRail FORMALITY
数字后端设计流程-5 布局
一般来说cell面积旳拥有率控制在70%左右， 布线旳时候不会引起拥塞。
数字后端设计流程-5 时钟树和复位树综合
时钟树综合旳目旳： 低skew 低clock latency
数字后端设计流程-5 时钟树和复位树综合
芯片中旳时钟网络要驱动电路中全部旳时序单元，所以 时钟源端门单元带载诸多，其负载延时很大而且不平衡， 需要插入缓冲器减小负载和平衡延时。时钟网络及其上 旳缓冲器构成了时钟树。一般要反复几次才能够做出一 种比较理想旳时钟树。
布线工具会自动进行布线拥塞消除、优化时序、减 小耦合效应、消除串扰、降低功耗、确保信号完整性等 问题。
数字后端流程(初学必看)
基本后端流程（漂流&雪拧）----- 2010/7/3---2010/7/8本教程将通过一个8*8的乘法器来进行一个从verilog代码到版图的整个流程（当然只是基本流程，因为真正一个大型的设计不是那么简单就完成的），此教程的目的就是为了让大家尽快了解数字IC设计的大概流程，为以后学习建立一个基础。
此教程只是本人探索实验的结果，并不代表内容都是正确的，只是为了说明大概的流程，里面一定还有很多未完善并且有错误的地方，我在今后的学习当中会对其逐一完善和修正。
此后端流程大致包括一下内容：1.逻辑综合（逻辑综合是干吗的就不用解释了把？）2.设计的形式验证（工具formality）形式验证就是功能验证，主要验证流程中的各个阶段的代码功能是否一致，包括综合前RTL 代码和综合后网表的验证，因为如今IC设计的规模越来越大，如果对门级网表进行动态仿真的话，会花费较长的时间（规模大的话甚至要数星期），这对于一个对时间要求严格（设计周期短）的asic设计来说是不可容忍的，而形式验证只用几小时即可完成一个大型的验证。
另外，因为版图后做了时钟树综合，时钟树的插入意味着进入布图工具的原来的网表已经被修改了，所以有必要验证与原来的网表是逻辑等价的。
3.静态时序分析（STA），某种程度上来说，STA是ASIC设计中最重要的步骤，使用primetime对整个设计布图前的静态时序分析，没有时序违规，则进入下一步，否则重新进行综合。
（PR后也需作signoff的时序分析）4.使用cadence公司的SOCencounter对综合后的网表进行自动布局布线（APR）5.自动布局以后得到具体的延时信息（sdf文件，由寄生RC和互联RC所组成）反标注到网表，再做静态时序分析，与综合类似，静态时序分析是一个迭代的过程，它与芯片布局布线的联系非常紧密，这个操作通常是需要执行许多次才能满足时序需求，如果没违规，则进入下一步。
6.APR后的门级功能仿真（如果需要）7.进行DRC和LVS，如果通过，则进入下一步。
数字后端设计
formButton "Verilog To Cell" "refLibOptions“ ($ana_reflib $io_reflib) （加入三个参考库） formButton "Verilog To Cell" "globalNetOptions“
布局规划
布局
时钟树插入
布线
静态时序分析
数据导出
数字后端有哪些步骤？
启动
Astro
使用图形界面的 菜单进行设置
两种操作方法
在下方选择TCL 模式执行脚本
Linux
Open in terminal
Astro&
数字后端有哪些步骤？
1 Setup 1 这一步主要做什么？
准备工作：
建立一个标准单元库 准备数据文件 系统设置
dfmauloadclf加载clf文件工艺库提供含diode等参数指导修天线效应axreportantennaratiogegeteditcell执行天线效应的检查看是否有violationaxgsethporouteoptions设置atenna检查方法axgsearchrepair开始修天线效应aprpgconnectaxgsearchrepairaxgaddfillercell用fillercell填充行之间的开放区域保证所有电源网络都已经连接axgpreroutestandardcellsplace中已经做过给数字标准单元供电的横向电源地线会布满整个核genewfillng填充标准单元内部金属密度使标准单元内部金属密度一致提高良率axgsearchrepair29数字后端有哪些步骤
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
数字后端设计流程-14 DRC
数字后端设计流程-15 LVS
LVS – layout vs schematic
LVS是为了检查版图文件功能与原有电路设计 功能的一致性。
LVS的原理：网表比对！
参考网表为APR工具时钟树、复位树综合 后的网表。-- HDL文件
比对网表为LVS工具从版图中提取电路元件 以及连接关系以后得到的网表
Concept + Market Research
Architechtural specs & RTL coding
RTL simulation
Logic Synthesis,Optimization & Scan Insertion
Formal Verification (RTL vs Gates)
当设计完成时，应当保证其时序，功能，工艺 等指标完全达到要求，只要有任意一点不能达标， 便需要重新对设计做修改！ Foundry为了规避责任，故要求设计者在提交 版图时签字画押，说明此版图已经经过检查，是 没有错误的。 流片很贵，大家应慎之又慎。
数字后端设计流程-5 布局
一般来说cell面积的占有率控制在70%左右， 布线的时候不会引起拥塞。
数字后端设计流程-5 时钟树和复位树综合
时钟树综合的目的： 低skew 低clock latency
数字后端设计流程-5 时钟树和复位树综合
芯片中的时钟网络要驱动电路中所有的时序单元，所以 时钟源端门单元带载很多，其负载延时很大并且不平衡， 需要插入缓冲器减小负载和平衡延时。时钟网络及其上 的缓冲器构成了时钟树。一般要反复几次才可以做出一 个比较理想的时钟树。
pitch pitch pitch pitch pitch pitch pitch pitch
= 0.41 = 0.46 = 0.41 = 0.46 = 0.41 = 0.46 = 0.41 = 0.96
数字后端设计流程-8 布线
数字后端设计流程-8 布线
数字后端设计流程-8 布线
第一步 全局布线
数字后端设计流程-9 布线
第二步 布线通道分配
在global route 时已经将信号线分配到每个GRC，而track assignment的 功能就是将这些信号线在分配到每个track上，决定每条线要走的路径。 Track assignment是以整个芯片为处理单位来作规划，尽量绕出又长又 直且via数目最少的绕线。
Formal Verification (ECO Netlist vs
CT Inserted Netlist)
Post-layo
Tape Out
DC MODELSIM MBISTARCHITECT FORMALITY
PT
Astro AstroRail FORMALITY
PT Hercules
Caliber Virtuoso
基于standcell的ASIC设计流程
算法模型 c/matlab code
Standcell library
RTL HDL vhdl/verilog
综合工具根据基本单元库的功能-时序模型，将行 为级代码翻译成具体的电路实现结构
NETLIST verilog
数字后端设计流程-5 布局
Astro是一个grid based软件，grid 分为 placement grid和routing grid.
Placement grid就是所谓的unitTile, unitTile 为 一个row的最小单位，standard cell 就是摆放在 row上面，起摆放位置须对齐每个unitTile的边缘， 因此每个standardcell都必须是同一高度。
数字后端设计流程-10 布线
第三步 详细布线
Detail route的工作主要是将track assignment的DRC violation移除，一 次是以一个switch box (SBOX)为单位来进行修复的。SBOX由GRC构成， 且每个SBOX的边缘会重叠一个GRC的宽度。
数字后端设计流程-STA静态时序分析和后仿真
对Astro 而言，在detail routing 之后， 用starRC XT 提 取连线寄生参数 ，此时对延时参数的提取就更准确了， 将生成的.V和.SDF文件传递给PrimeTime做静态时序分 析。确认没有时序违规后，将这来两个文件传递给前端 人员做后仿真。
数字后端设计流程-11 DFM
DUMMY：为了以防在芯片制造过程中的刻蚀阶段对连 线的金属层过度刻蚀从而降低电路的性能。制造工艺要求 每一层金属必须具有一定密度，因此需要工具自动往空余 部分填充冗余金属。
数字后端设计流程-14 DRC
DRC原理：基于计算机图形学！ 版图中的不同结构可以表示为不同的层，如：
N阱 P阱 栅 各层金属线 版图中的每一个电路原件与连接线均由一系列 具有一定大小，位于相应位置的矩形构成。 规则检查则建模为图形性质计算
LVS软件根据标准单元库设计者提供的cdl网表 文件从版图中提取电路网表。
数字后端设计流程-16 LVS
什么时候需要做DRC/LVS？
只要对版图信息做修改，就需要做DRC/LVS检 查。
数字后端设计流程-17 CALIBRE
MENTOR GRAPHIC – CALIBRE 专业的DRC/LVS软件，可以单独使用，也可以 嵌入virtuoso,astro中联合使用。 使用foundry提供的DRC/LVS检查脚本，可以 自动完成DRC/LVS工作，且给出错误报告。 检查出的错误需要在版图编辑工具中修改。
数字后端设计流程-6 时钟树和复位树综合
时钟树和复位树综合为什么要放在APR时再做呢？ 在DC综合时并不知道各个时序元件的布局信息，时钟 线长度不确定。 DC综合时用到的线载模型并不准确。
数字后端设计流程-7 布线
布线是指在满足工艺规则和布线层数限制、线宽、 线间距限制和各线网可靠绝缘的电性能约束的条件下， 根据电路的连接关系将各单元和I/O Pad用互连线连接起 来，这些是在时序驱动(Timing driven ) 的条件下进行的， 保证关键时序路径上的连线长度能够最小。
数字后端设计流程-3
ASTRO布局布线流程
数字后端设计流程-3
ASTRO布局布线流程
数字后端设计流程-4 布图
布图步骤主要完成宏单元的放置，电源规划以及 PAD的摆放，布图影响到整个设计的绕线难易以 及时序收敛。
数字后端设计流程-4 布图
这是一个小电路，电源 规划比较简单，对于一 个复杂的电路，还需要 横竖添加stripes，降低 IRdrop。
Global route 进行时，整个芯片会被切割成一块块的global routing cell (GRC)，其目的在于建立一个绕线的蓝图。对于每个GRC，Astro会去计 算包含其中且可以使用的wire track，根据这些信息选择绕线要经过的 GRC。如图所示，有一个以X为起点Y为终点的连接需要绕线，考虑到 blockage和congestion的状况后，选择了变化4、9、14、19、24、23、 22、21、16的GRC来绕线。
模拟电路设计的迭代次数甚 至更多。。。
数字后端设计流程-1
目前业界广泛使用的APR(Auto Place And Route)工具有： Synopsys公司的ASTRO Cadence公司的Encounter
可以参考QUARTUS II的FITTER学习。
数字后端设计流程-2
哪些工作要APR工具完成？ 芯片布图（RAM,ROM等的摆放、芯片供电网络配置、 I/O PAD摆放） 标准单元的布局 时钟树和复位树综合 布线 DRC LVS DFM（Design For Manufacturing)
数字后端设计流程-13 DRC
DRC – Design Rule Check
何谓Design Rule
由于制造工艺与电路性能等原因，对版图设计有一定 要求，比如说，线宽不能低于最低线宽，N阱间应当具 有一定间距，每一层金属应当具有一定密度等等等等。
天线规则：当版图中的金属线具有一定长度时，会造成 天线效应。因此需要对自动APR工具的布线做检查。
布局布线工具根据基本单元库的时序-几何模型， 将电路单元布局布线成为实际电路版图
LAYOUT gds2
对功能，时序，制造参数进行检查
TAPE-OUT
数字前端设计流程
RTL file 综合
布局布线前静态时序分析
形式验证
NO
Meet requirements？
YES
NETLIST
整个ASIC设计流程都是一 个迭代的流程，在任何一步 不能满足要求，都需要重复 之前步骤，甚至重新设计 RTL代码。
DRC/LVS工具还有DIVA,DRACURA等。。。
数字后端设计流程-18 VIRTUOSO
CADENCE – VIRTUOSO 专业版图编辑工具，结合CALIBRE可以对版图 做在线检查修改。 使用方式与PROTEL类似。 VIRTUOSO生成最终流片版图
数字后端设计流程-19 SIGN-OUT
Pre-layout STA
Timing OK? Yes
Floorplanning & Placement,
CT Insertion Formal Verification (Scan Inserted Netlist
vs CT Inserted Netlist)
Auto Routing
DRC,LVS,ECO
数字后端设计流程-12
基于标准单元的APR布局布线与FPGA有什么区别？
基本原理是一样的 FPGA内部的逻辑单元以及走线资源都是固定 的，布局布线工具只是完成如何使用这些资源以 使得整个设计收敛。 而基于标准单元的APR时，标准单元位置以及 走线资源都是可以根据需要调整的，因此灵活性 更大，更容易使得整个设计收敛。