基于Quartus完成的四路抢答器设计_豆晓东
4路智力抢答器及原理电路图
1．设计目的当今的社会竞争日益激烈，选拔人才，评选优胜，知识竞赛之类的活动愈加频繁，而在竞赛中往往分为几组参加，这时针对主持人提出的问题，如果要是让抢答者用举手等方法，这在某种程度上会因为主持人的主观误断造成比赛的不公平性。
比赛中为了准确、公正、直观地判断出第一抢答者，这就要有一种抢答设备作为裁判员，这就必然离不开抢答器。
在数字电路设计的过程中具体的目的如下：1）巩固和加深对电子电路基本知识的理解，提高综合运用本课程所学知识的能力。
2）培养根据设计需要选学参考书籍，查阅相关手册、图表和文献资料的自学能力，并掌握抢答器的基本原理，掌握4D锁存器、计数器、555定时器的工作原理和使用方法。
3）通过电路方案的分析、论证和比较，设计计算和选取元器件、电路组装、调试和检测等环节，初步掌握简单实用电路的分析方法和工程设计方法。
4）学会简单电路的实验调试和性能指标的测试方法，提高学生动手能力和进行数字电子电路实验的基本技能，学会使用Multisim仿真软件。
2．设计要求及方案论证2．1设计要求（1）四组参赛者在进行抢答时（用4组彩灯代表），当抢先者按下面前的按钮时，抢答器能准确地判断出抢先者，并以声、光为标志。
要求声响、光亮时间为9秒后自动熄灭。
（2）抢答器应具有互锁功能，某组抢答后能自动封锁其他各组进行抢答。
（3）抢答器应具有限时（抢答时间、回答问题时间）的功能。
限时档次分别为30秒、60秒、90秒；时间到时应发出声响。
同时，时间数据要用数码管显示出来。
（4）抢答者犯规或违章时，应自动发出警告信号，以提示灯光闪为标志。
（5）系统应具有一个总复位开关。
2．2方案论证方案一，用优先编码器74LS148和74LS279锁存器实现抢答和锁存功能，用加法器74LS160实现计数功能，但此方案电路繁琐复杂，不做选用。
方案二，用4D触发器74LS175实现抢答并锁存功能，用计数器74LS192实现定时功能，此方案电路相对简单，并且74LS192可以实现减数倒计时功能，所以选用方案二。
毕业设计——四路智力竞赛智能抢答器【范本模板】
摘要和关键词本文主要围绕四路选手抢答电路的设计和制作而展开叙述的,叙述了电路设计的过程。
该电路主要包括电源电路、抢答显示电路、倒计时电路和脉冲电路构成。
电源电路提供稳定的5V电源，抢答显示电路能够锁存抢先获得抢答权的选手编号,倒计时电路能够对选手答题时间进行控制，脉冲电路为电路提供秒脉冲信号。
关键词:抢答电路仿真电路板倒计时目录一.绪论..。
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11.1 设计任务与要求.。
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11.2 设计方案.。
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1二。
模块设计及仿真..。
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22。
1 仿真软件介绍。
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22.2 电源电路的设计和仿真...。
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32.3 抢答显示电路。
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42.4 定时电路.....。
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5 脉冲电路..。
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(5)三. 元件及封装选择。
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63.1 74LS279锁存器。
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63.2 优先编码器 74LS148。
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.7 3.3 555定时器。
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..9 3.4 译码器及应用.。
四路抢答器课程设计(含protues仿真文件)
课程设计说明书2015-2016 学年第 1 学期学院：专业：学生姓名：学号：31课程设计题目：4路抢答器（含直流电源）制作指导教师：日期：2015-12-18目录1、课程设计目的 (3)2、课程设计内容和要求2.1、设计内容 (3)2.2、设计要求 (3)3、设计方案 (3)3.1.1、设计电路功能的分析 (3)3.1.2、方案论证 (4)3.2、主要芯片介绍 (4)3.3、抢答电路设计 (8)3.4、显示电路设计 (9)3.5、555震荡电路设计 (9)3.6、电源电路 (10)3.7、时钟电路 (10)3.8、违规控制 (11)3.9、整体电路 (11)4、课程设计总结 (12)5、参考文献 (12)1 课程设计的目的1，了解抢答器电路设计的基本实现原理；2，掌握时序逻辑电路的逻辑功能和使用方法；3、Protues仿真。
2 课程设计的设计和要求2.1 设计内容1，查阅所用器件技术资料，详细说明设计的抢答器电路工作流程；2，抢答器电路采用与编码器、译码器、定时器、电阻、电容、与或非门等电子器件构成，参加组数为四组。
3，电路可以实现由选手按键先后判断谁获得答题权；抢答成功时点亮相应的指示灯，且抢答成功选手号数在数码管上显示。
4，主持人没有按抢答开始按键时，若有人抢答，抢答无效，且该选手直接取消抢答资格；5, 抢答开始后有20S抢答倒计时，成功抢答后要有60S回答问题倒计时。
2.2 设计要求基本要求：(1) 在抢答开始后，若有参赛者按下抢答按钮，能准确判断出最先按下抢答按钮的参赛选手，并把其编号显示出来。
(2) 成功抢答后，若再有人按下抢答按钮，抢答状态不发生改变。
(3)具有复位功能，按下复位按钮，可进入下一次抢答准备阶段。
(4)要完成作品的仿真演示（用proteus仿真软件实现）和实物制作（万能板上焊接电路），且作品设计中只能用编码器、译码器、定时器、电阻、电容、与或非门等基本器件或芯片，不可以用单片机或PLC等控制器。
Verilog HDL 课程设计报告 四人抢答器电路设计 河海大学
河海大学计算机与信息学院（常州）课程设计报告题目四人抢答器电路设计学号 1062510130 授课班号 274302 学生姓名王聪同组成员 1062510135 张恒指导教师奚吉完成时间2013.01.04四人抢答器电路设计摘要Verilog HDL课程设计的主要动机是1.培养综合运用知识和独立开展实践创新的能力；2.通过完成四人抢答器电路设计，使学生不但能够将课堂上学到的理论知识与实际应用结合起来，而且能够对分析、解决实际的数字电路问题进一步加深认识，为今后能够独立进行某些数字应用系统的开发设计工作打下一定的基础；3.通过搭建调试电路，进一步熟悉相关仪器设备的使用；4.通过Verilog程序的编写，进一步熟悉Verilog HDL的语法知识；5.规范化训练学生撰写技术研究报告，提高书面表达能力。
四人抢答器电路设计的主要问题在于各个模块的正确分配，从而使设计出的电路更加符合要求。
为了使各个模块能够正确分配，在程序开始设计之前，必须反复推敲本组的设计方案并设计好各个模块的方框图。
如果一切都设计好之后，那么最后的电路会具有抢答第一信号鉴别和锁存功能、主持人清屏功能、30秒倒计时功能、蜂鸣器报警功能。
实现四人抢答器的预期功能需要：1.将任务分成若干模块，查阅相关论文资料，分模块调试和完成任务；2.遇到本组内解决不了的问题，及时和其他小组交流或询问老师；3.进行模块调试时，根据试验箱上现象的不同及时调整相关程序的内容。
本次课程设计的实现的重要结果1.完成了实验环境搭建；2.实现了一四人抢答器，有人抢答成功后，其他人再抢答无效；3.通过蜂鸣器响1秒来提示抢答成功，并在数码管上显示抢答者的序号；4.主持人通过按键清除抢答信息，并开始30秒的答题倒计时，当倒计时结束时，通过蜂鸣器响1秒来提示回答问题时间到，此时可以开始新一轮的抢答。
当然，本次课程设计还有诸多不足之处，我们已经力求改进以求设计的实用性及完美性。
四人抢答器(用Protues软件仿真)
四人智力竞赛抢答器一、设计目的1.掌握四人智力竞赛抢答器电路的设计、组装与调试方法。
2.熟悉数字集成电路的设计和使用方法。
二、设计任务与要求1、设计任务设计一台可供4名选手参加比赛的智力竞赛抢答器。
用数字显示抢答倒计时间，由“9”倒计到“0”时，无人抢答，蜂鸣器连续响1秒。
选手抢答时，数码显示选手组号，同时蜂鸣器响1秒，倒计时停止。
2、设计要求(1)4名选手编号为：1，2，3，4。
各有一个抢答按钮，按钮的编号与选手的编号对应，也分别为1，2，3，4。
(2)给主持人设置一个控制按钮，用来控制系统清零（抢答显示数码管灭灯）和抢答的开始。
(3)抢答器具有数据锁存和显示的功能。
抢答开始后，若有选手按动抢答按钮，该选手编号立即锁存，并在抢答显示器上显示该编号，同时扬声器给出音响提示，封锁输入编码电路，禁止其他选手抢答。
抢答选手的编号一直保持到主持人将系统清零为止。
(4)抢答器具有定时（9秒）抢答的功能。
当主持人按下开始按钮后，定时器开始倒计时，定时显示器显示倒计时间，若无人抢答，倒计时结束时，扬声器响，音响持续1秒。
参赛选手在设定时间（9秒）内抢答有效，抢答成功，扬声器响，音响持续1秒，同时定时器停止倒计时，抢答显示器上显示选手的编号，定时显示器上显示剩余抢答时间，并保持到主持人将系统清零为止。
(5)如果抢答定时已到，却没有选手抢答时，本次抢答无效。
系统扬声器报警（音响持续1秒），并封锁输入编码电路，禁止选手超时后抢答，时间显示器显示0。
(6)可用石英晶体振荡器或者555定时器产生频率为1H z的脉冲信号，作为定时计数器的CP 信号。
三、四人智力竞赛抢答器电路原理及设计 1、设计方案抢答器具有锁存、定时、显示和报警功能。
即当抢答开始后，选手抢答按动按钮，锁存器锁存相应的选手编码，同时用LED 数码管把选手的编码显示出来，并且开始抢答时间的倒计时，同时用LED 数码管把选手的所剩抢答时间显示出来。
而在选手按键抢答以及抢答时间倒计时到时的时候都有报警以提醒主持人和选手。
四人抢答器毕业设计
毕业论文题目：四人抢答器院系机电工程系班级学生姓名指导教师201X年5月20日四人抢答器的设计摘要本设计借助于QuartusⅡ软件在计算机上仿真制作了四人抢答器。
在抢答类竞赛中，通过选手按动按键的先后，判定由哪位选手回答问题，并且实现倒计时和对选手加减分的功能。
本设计分为四个模块分别设计，每个模块完成不同的功能，分别实现抢答器的不同功能，各个模块共同作用，以实现整个设计的总体功能。
然后在QuartusⅡ软件中通过波形仿真，检验该设计的具体功能与要求相一致，实现了四人抢答器的相关功能关键词：QuartusⅡ抢答器仿真抢答器电路、倒计时电路、报警电路、时序控制目录前言 (1)第1章绪论 (2)1.1抢答器设计要求 (2)1.2基本功能 (2)1.3扩展功能 (2)第2章单元电路 (3)2.1主控制模块： (3)2.1.1主要功能 (3)2.1.2电路图： (3)2.1.3 电路图分析： (4)2.2计分模块 (4)2.3 10s倒计时模块 (7)2.4 100s计时模块 (7)2.5 警示音模块 (9)第3章总体设计图 (10)3.1 抢答器总设计图 (10)3.2 抢答器工作原理 (11)结论 (14)谢辞 (15)参考文献 (16)前言现今，形式多样、功能完备的抢答器已广泛应用于电视台、商业机构、学校、企事业单位及社会团体组织中，它为各种知识竞赛增添了刺激性、娱乐性，在一定程度上丰富了人们的业余生活。
对于抢答器我们大家都知道那是用于选手做抢答题时用的，选手进行抢答，抢到题的选手来回答问题。
抢答器不仅考验选手的反应速度同时也要求选手具备足够的知识面和一定的勇气。
选手们都站在同一个起跑线上，体现了公平公正的原则。
本文介绍了一种用74系列常用集成电路设计的高分辨率的4路抢答器。
该抢答器为全数字集成电路设计，具有分组数多、分辨率高等优点。
该抢答器除具有基本的抢答功能外，还具有优先能力、定时功能及复位功能。
基于FPGA的四人抢答器设计实验报告.doc
南京铁道职业技术学院EDA技术及其应用实验报告
实训课程：EDA技术及其应用
实训项目：基于FPGA的四人抢答器
指导老师：于淑萍
姓名：张秀梅
班级：电子信息1101
学号：19
2012年12月21日星期五
基于FPGA的四人抢答器设计
一、顶层原理图:
二、四人抢答器工作原理：
＠功能要求：
1、1）有多路抢答，抢答台数为4；
2）具有抢答器开始后20秒倒计时，20秒倒计时后五人抢答显示超时，并报警；
3）能显示超前抢答台号并显示犯规报警；
2、系统复位后进入抢答状态，当有一路抢答按键按下，该路抢答信号将其余各
路抢答信号封锁，同时铃声响起，直至该路按键松下，显示牌显示该路抢答台号。
＠设计说明：
四人抢答器框图：
四人抢答器框图
系统复位后，反馈信号为高电平，使K1,K2,K3,K4输入有效，当抢答开始后，在第一个人按键后，保持电路输出低电平，同时送显示电路，让其保存按键的台号并输出，并反馈给抢答台，使所有抢答台输入无效，计时电路停止。
当有人在规定时间无人抢答时，倒计时电路输出超时信号。
当主持人开始未说完时，有人抢先按键时将显示犯规信号。
三、各功能模块的语言源文件：
＠Cnt20.v文件:
module cnt20(stop,start,reset,CLK,q,yellow,green,red);。
4路抢答器课程设计报告
4路抢答器设计报告目录一．设计任务和要求11.1设计目的11.2设计任务21.3设计要求2二．设计的方案的选择与论证2三．电路设计计算与分析33.1锁存电路的设计33.2编码器电路的设计43.3译码器电路和数码管显示电路的设计53.4倒计时电路的设计73.5时钟电路的设计93.5整体电路（具体清晰电路请详见附件）9四．总结及心得10五．附录12六．参考资料12一．设计任务和要求1.1设计目的（1）掌握数字抢答器的设计方法。
（2）学会安装与调试由分立器件与集成电路组成的多级电子电路小系统。
1.2设计任务设计四路抢答器，具体要求如下：（1）主持人按动启动按钮，抢答开始，同时开始10秒的倒计时；（2）四名抢答选手编号分别为1-4，各自控制一个按钮进行抢答，有人按下时，扬声器给出声音提示，倒计时电路停止计时，同时显示抢答选手的,。
（3）选用7段LED做显示器。
1.3设计要求（1）合理的设计硬件电路，说明工作原理及设计过程，画出相关的电路原理图（运用Multisim电路仿真软件）；（2）选择常用的电器元件（说明电器元件选择的过程和依据）；（3）对电路进行局部或整体仿真分析；（4）按照规要求，按时提交课程设计报告（打印或手写），并完成相应答辩。
二．设计的方案的选择与论证抢答电路：使用74ls175作为锁存电路，当有人抢答时，利用锁存器的输出信号号将时钟脉冲置零，74ls175立即被锁存，同时蜂鸣器鸣叫，这时抢答无效，使用74ls148作为编码器，对输入的型号进行编码，输出4位的BCD码，再将这四位的BCD码输入共阳极数码管里显示出抢答者的编号。
主持人电路：；利用74ls190计数器作为倒计时的芯片，当主持人按下抢答按钮时，74ls190被置九，同时将显示上次抢到题目的选手编号的数码管清零，并开始倒计时，，并通过74ls47编码器将记时时间进行编码，并送到7段共阳极数码管，显示此时的时间。
假如在9秒有人抢答，则计数器停止倒计时，将锁存器锁存，禁止选手抢答，蜂鸣器鸣叫。
EDA四路电子抢答器设计报告1
《EDA技术应用》课程设计报告专业: 通信工程班级: 09301**: **指导教师:2013年5 月22 日目录一、设计任务 (1)二、设计方案 (2)三、设计内容及程序 (2)（一）抢答鉴别及锁存模块 (3)（二）计分模块 (4)（三）计时模块 (6)（四）译码显示模块 (8)（五）分频模块 (9)（六）抢答器的顶层原理图设计 (10)四、总结 (11)五、心得与体会 (11)六、参考文献 (12)一、设计任务进一步掌握QUARTUSⅡ软件的使用方法；（1）会使用VHDL语言设计小型数字电路系统；（2）掌握应用QUARTUSⅡ软件设计电路的流程；（3）掌握电子抢答器的设计方法。
（二）设计要求（1）设计一个可以容纳四组参赛队进行比赛的电子抢答器。
（2）具有第一抢答信号的鉴别和锁存功能。
在主持人发出抢答指令后, 若有参赛者按抢答器按钮, 则该组指示灯亮, 显示器显示出抢答者的组别。
同时, 电路处于自锁存状态, 使其他组的抢答器按钮不起作用。
（3）具有计时功能。
在初始状态时, 主持人可以设置答题时间的初始值。
在主持人对抢答组别进行确认, 并给出倒计时记数开始信号以后, 抢答者开始回答问题。
此时, 显示器从初始值开始倒计时, 计到0时停止计数, 同时扬声器发出超时警报信号。
若参赛者在规定的时间内回答完问题, 主持人可以给出计时停止信号, 以免扬声器鸣叫。
（4）具有计分功能。
在初始状态时, 主持人可以给每组设置初始分值。
每组抢答完毕后, 由主持人打分, 答对一次加10分, 答错一次减1分。
（5）具有犯规设置电路。
对提前抢答者和超时抢答者, 给予鸣喇叭警示, 并显示规范组别。
二、设计方案系统的输入信号有: 各组的抢答按钮A.B.C.D, 系统允许抢答信号STA, 系统清零信号CLR, 系统时钟信号CLK, 计分复位端CLR, 加分按钮端ADD, 计时使能端EN；系统的输出信号有: 四个组抢答成功与否的指示灯控制信号输出口可用如LED_A.LED_B.LED_C.LED_D表示, 四个组抢答时的计时数码显示控制信号若干, 抢答成功组别显示的控制信号若干, 各组计分动态显示的控制信号若干。
四路抢答器课程设计报告
四路抢答器课程设计报告绪言为了加深对数字电子技术课程理论知识的理解，有效地提高动手能力，独立分析问题、解决问题能力，协调能力和创造性思维能力，树立严谨的科学作风，培养综合运用理论知识解决实际问题的能力。
现设计一个四人智能抢答器，通过电路的设计、安装、调试、整理资料等环节，初步掌握工程设计方法和组织实践的基本技能，逐步熟悉开展科学实践的程序和方法。
四人智力竞赛抢答器一、设计任务与要求1．设计任务设计一台可供4名选手参加比赛的智力竞赛抢答器。
由主持人控制，抢答前锁定抢答器，抢答时开启电路；用发光二极管LED显示哪个选手抢到。
2．设计要求（1）4名选手编号为：1，2，3，4。
各有一个抢答按钮和发光二极管，按钮和发光二极管的编号都与选手的编号对应，也分别为1，2，3，4。
（2）给主持人设置一个控制按钮，用来控制系统清零和抢答的开始。
（3）抢答器具有数据锁存功能。
抢答开始后，若有选手按动抢答按钮，该选手编号立即锁存，封锁输入编码电路，禁止其他选手抢答。
抢答选手的编号一直保持到主持人将系统清零为止。
、电路原理分析下图为供4人用的智力竞赛抢答装置电路，用以判断抢答优先权。
图中F1为4D触发器74LS175，它具有公共置0端和公共CP端；F2为双4输入与非门74LS20；F3是由74LS00组成的多谐振荡器；F4是由74LS74组成的4分频电路。
F3，F4组成抢答电路中的CP时钟脉冲源。
抢答开始时，由主持人清除信号，按下复位开关S5，74LS175的输出Q1~Q4全为0，所有发光二极管LED均熄灭。
当主持人宣布“抢答开始”后，首先做出判断的参赛者立即按下开关，对应的发光二极管点亮，同时，通过与非门F2送出的信号锁住其余3个抢答者的电路，不再接受其他信号，直到主持人再次清除信号为止。
四人智力抢答器原理图三、电路设计与单元电路分析1.电路设计电路由选手开关电路、主持人开关电路、触发锁存电路、时间脉冲电路、抢答鉴别电路和显示电路组成。
毕业论文基于fpga的四路抢答器设计说明书
摘要本文介绍了以FPGA为根底的四路抢答器的设计，此次设计是一个有4组抢答输入，并具有抢答计时控制，按键消抖以及积分显示等功能的通用型抢答器。
主持人有4个按键控制，可以进行开始抢答，对各抢答小组成绩进行相应加减操作以及所有积分重置。
此次设计程序使用verilog语言编写，并且使用modelsim进行相关仿真，最后在FPGA开发板上烧录程序进行实际操作演示实现了相应功能，到达了此次设计的目的。
本设计采用FPGA 来做增强了时序控制的灵活性，同时由于FPGA的IO端口资源丰富，可以再本设计根底上稍加修改可以重复设计出具有多组输入的抢答器。
关键字：按键消抖；显示；仿真；四路抢答；AbstractIn this paper, the design of four channel responder based on FPGA is proposed. The design contains four channel input, and also it has timing function, button-stop-shaking function, score display function. And the result of the design is a universal responder. The host has four buttons to control, in order to start response, add or sub the scores for each group and clear all group scores. The design program uses verilog language to write software. And modelsim is used to simulate the function on computer. At last the actual design results are demonstrated on the FPGA development board, and the functions are well veified. The result achieves the purpose of the design. The design uses FPGA to enhance the flexibility of timing control. At the same time because of IO port resoures in FPGA are much rich, if you want to design more channels responder, you just only repeat design on the basic of the design which is slightly modified.Keywords: button-stop-shaking; display; simulate; four channel responder;目录1引言 (4)2FPGA原理及其相关工具软件的介绍 (4)FPGA开发过程与应用 (4)FPGA开展历程及现状 (5)FPGA工作原理 (5)FPGA开发流程 (5)Quartus II软件 (6)Simulink软件 (7)代码仿真 (7)门级仿真和时序仿真 (8)3实验步骤及仿真调试结果 (8)功能描述及设计架构 (8)抢答器程序流程图和各模块软件代码分析 (9)抢答器程序结构及主程序流程图 (9)主控制及按键输入模块 (11)计时模块 (13)BCD显示模块 (13)顶层模块连线及开发板硬件配置 (14)modelsim仿真 (18)4结论 (20)谢辞.............................................................................................................. 错误!未定义书签。
基于FPGA四路电子抢答器设计
基于FPGA四路电子抢答器设计基于FPGA四路电子抢答器设计摘要：介绍一种基于FPGA的抢答器设计，给出了顶层电路原理图和主模块的部分VHDL源程序。
利用MAX＋PLUSⅡ开发平台完成了编译、仿真，并下载到EPF10K10LC84-4器件中进行测试。
该抢答器不仅能实现互锁、自锁和倒计时功能，而且能用声音、数码管准确提示抢答的优先结果和犯规情况，具有广泛的应用前景。
关键词：抢答器；FPGA；VHDL；仿真Abstrsct :This paper introduces the design of answering racer based on FPGA．The toplayer schematic and parts of VHDL sourceProgram are presented．Its encoding and simulation are compeleted with MAX＋PLUSⅡ．The program is tested by EPF10LC84-4．The function of interlock，self lock and invert counter is performed with sound and BCD-TO-SEVEN-SEGMENT showwing the priority and rule-broken．Key worlds:answering racer;FPGA；VHDL；simulation一、引言现场可编程门阵列(简称FPGA)是20世纪80年代末出现的高密度可编程逻辑器件，采用基于静态随机存储器的FPGA是易失性的，每次重新加电，FPGA都要重新装入配置数据。
突出优点是可反复编程，系统上电时，给FPGA加载不同的配置数据，即可令其完成不同的硬件功能[1]。
本文利用Max＋plusⅡ软件作为开发工具，设计了一种基于FPGA的抢答器。
该抢答器具有外围电路少，系统功能扩展性强，大大缩短了产品的研发周期，提高了设计的可靠性和成功率。
数字电子技术课程设计报告--基于 FPGA的四位智能抢答器
数字电子技术课程设计报告--基于 FPGA的四位智能抢答器专业：xxx班级：xxx姓名：xxx学号：xxx一、设计任务及要求基于EDA/SOPC系统开发平台，运用QuartusⅡ可编程逻辑器件开发软件，设计一个4位智能抢答器。
要求如下：1、可以同时供4名选手抢答，其编号分别为1、2、3、4，各用抢答按键S1、S2、S3、S4，按键编号与选手编号对应。
主持人设置有一个开始按键S5，一个清零按键S6，用于控制抢答的开始和系统的清零；2、抢答器具有定时抢答的功能，一次抢答的时间为10秒。
当主持人启动“开始”按键后，用4 位LED 数码管左边两位显示10s 的倒计时；3、抢答器具有数据锁存和显示的功能，抢答开始后，如果有选手按动按键，其编号立即锁存并显示在数码管上（显示在右边的两个数码管上），同时封锁输入电路，禁止其他选手抢答；优先选手的编号一直保持到主持人将系统清零为止；4、参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示抢答时刻的时间（左边两个数码管上）和参赛选手的编号（显示在右边的两个数码管上），并保持到主持人将系统清零为止；如果定时抢答的时间已到而没有选手抢答，本次抢答无效，封锁输入电路，禁止抢答，定时器显示“00”并闪烁，闪烁频率为0.5H Z；一直保持到主持人将系统清零为止；5、在主持人未按下开始按键时，如果有人抢答则犯规，在显示器上右边两位闪烁犯规选手的编号，闪烁频率为0.5H Z；一直保持到主持人将系统清零为止；6、说明：系统上电和按下清零按键后显示“0000”，设计中的时钟脉冲频率为1000赫兹；7、附加：加入按键软件消抖功能及加减分数显示计分功能；能够设置不同的抢答时间，以便应用于不同的抢答系统。
二、设计原理及方案本次设计主要采用verilog HDL 语言，总体编程思路采用模块化设计方式，主要分为3个模块，一个主控制及按扭输入模块，一个LED计时提示模块，一个抢答组号显示模块，分别对这3个子模块进行独立编程设计，并生成元件，并在顶层使用原理图的方式将3个模块连接起来完成整个设计。
基于multisim的四路智力抢答器的答辩过程
基于multisim的四路智力抢答器的答辩过程答辩过程：首先，我想强调的是四路智力抢答器（Four Channels Intelligent Buzzer）是一个基于Multisim软件实现的模拟电路项目。
它的设计灵感来自于娱乐节目中常用的抢答器系统，我们将其引入到了教育领域中，帮助学生在课堂中进行智力竞赛。
在这个答辩过程中，我将结合PPT和实物展示这个四路智力抢答器的设计原理、功能特点以及实验效果，并回答评委们可能提出的问题。
首先，让我来介绍一下四路智力抢答器的设计原理。
该抢答器由四个独立的信号输入接口、一个显示屏和四个LED指示灯组成。
每个信号输入接口连接一个按键开关，当按下任意一个按键时，对应的信号输入接口会向控制部分发送一个电信号，表示该选手按下了抢答按钮。
控制部分会根据信号的先后顺序，通过数字显示屏和指示灯来显示正确答题选手。
接下来，我将详细说明抢答器的主要功能特点。
首先，在四路智力抢答器的设计中，我们采用了四个独立的信号输入接口，实现了四个选手同时抢答的功能。
这样不仅能够增加课堂互动和竞争氛围，还能够提高学生们的参与度和注意力。
其次，我们采用了数字显示屏和LED指示灯来显示正确答题选手的信息，简洁明了。
选手按下抢答按钮后，不仅可以在显示屏上看到自己的抢答时刻，还可以通过LED指示灯了解其他选手的抢答情况。
最后，这个抢答器的设计还考虑了电路的稳定性和安全性，通过添加合适的电阻和电容等元件，提高了电路的抗干扰能力和安全性。
现在，我将通过Multisim软件进行实际演示，展示四路智力抢答器的实验效果。
首先，我将连接四个信号输入接口，并通过按键模拟选手的抢答行为。
Multisim软件将会实时显示每个选手的抢答时刻，并通过LED指示灯来指示正确答题选手。
我还会通过改变抢答时序，演示不同选手的抢答情况，以及抢答器的快速响应能力。
最后，我将回答评委们可能提出的问题。
例如，他们可能会问抢答器的电路原理是怎样的，它如何实现四个选手同时抢答的功能，是否可以扩展到更多的选手。
quartusii仿真教程 基于QuartusII的四组智力抢答器的设计与仿真
quartusii仿真教程基于QuartusII的四组智力抢答器的设计与仿真COMPONENT QDPB ISPORT(CLR:IN STD_LOGIC;EN:IN STD_LOGIC;A,B,C,D:IN STD_LOGIC;LED_A:OUT STD_LOGIC;LED_B:OUT STD_LOGIC;LED_C:OUT STD_LOGIC;LED_D:OUT STD_LOGIC;T_LED:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);F_LED:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT QDPB;COMPONENT CONT ISPORT(ADD_SUB_SIGN:IN STD_LOGIC;CONT_SIGN:IN BIT;CHOS:IN STD_LOGIC_VECTOR(3 DOWNTO 0);AA2,AA1,AA0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);BB2,BB1,BB0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CC2,CC1,CC0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DD2,DD1,DD0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT CONT;COMPONENT LED_DRIV ISPORT(DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END COMPONENT LED_DRIV;SIGNAL T_LED:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL AA2_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL AA1_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL AA0_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL BB2_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL BB1_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL BB0_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CC2_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CC1_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CC0_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL DD2_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL DD1_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL DD0_POINTS:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINU0:QDPB PORT MAP(CLR=>CLR, EN=>EN,A=>A, B=>B, C=>C,D=>D,LED_A=>LED_A, LED_B=>LED_B, LED_C=>LED_C, LED_D=>LED_D, T_LED=>T_LED, F_LED=>F_DISP);U1:CONT PORT MAP(ADD_SUB_SIGN=>ADD_SUB_SIGN,CONT_SIGN=>CONT_SIGN,CHOS=>T_LED,AA2=>AA2_POINTS,AA1=>AA1_POINTS,AA0=&g t;AA0_POINTS,BB2=>BB2_POINTS,BB1=>BB1_POINTS,BB0=> BB0_POINTS,CC2=>CC2_POINTS,CC1=>CC1_POINTS,CC0=&g t;CC0_POINTS,DD2=>DD2_POINTS,DD1=>DD1_POINTS,DD0=&g t;DD0_POINTS); U2: LED_DRIV PORT MAP(DIN=>T_LED,DOUT=>T_DISP);U3: LED_DRIV PORTMAP(DIN=>AA2_POINTS,DOUT=>AA2_DISP);U4: LED_DRIV PORT MAP(DIN=>AA1_POINTS,DOUT=>AA1_DISP);U5: LED_DRIV PORT MAP(DIN=>AA0_POINTS,DOUT=>AA0_DISP);U6: LED_DRIV PORT MAP(DIN=>BB2_POINTS,DOUT=>BB2_DISP);U7: LED_DRIV PORT MAP(DIN=>BB1_POINTS,DOUT=>BB1_DISP);U8: LED_DRIV PORT MAP(DIN=>BB0_POINTS,DOUT=>BB0_DISP);U9: LED_DRIV PORT MAP(DIN=>CC2_POINTS,DOUT=>CC2_DISP);U10: LED_DRIV PORT MAP(DIN=>CC1_POINTS,DOUT=>CC1_DISP);U11: LED_DRIV PORT MAP(DIN=>CC0_POINTS,DOUT=>CC0_DISP);U12: LED_DRIV PORT MAP(DIN=>DD2_POINTS,DOUT=>DD2_DISP);U13: LED_DRIV PORT MAP(DIN=>DD1_POINTS,DOUT=>DD1_DISP);U14: LED_DRIV PORT MAP(DIN=>DD0_POINTS,DOUT=>DD0_DISP); END EX;系统输入信号是复位信号CLR，允许抢答信号EN，计分脉冲信号ADD_SUB_SIGN，计分加/减信号CONT_SIGN;系统输出信号是各组的抢答成功指示灯LED_A、LED_B、LED_C、LED_D，显示成功抢答组号T_LED,显示报警提前抢答的组号F_LED。
基于FPGA的抢答器设计本科设计
基于FPGA的抢答器设计本科设计基于FPGA的抢答器设计摘要本文介绍了一种采用EDA技术，基于FPGA并在QuartusⅡ工具软件环境下使用Verilog硬件描述语言编写的数码管显示4路抢答器的电路设计。
本次设计的抢答器能够同时供应4位选手或者4个代表队进行抢答比赛，分别使用4个按钮a,b,c,d表示。
同时需要设置系统复位和抢答控制开关，这需由主持人控制。
主持人在允许抢答的情况下，计时器开始从30s 开始倒计时，直到有人抢答成功后，由锁存器将时间锁存住，此时数码管上将显示剩余时间及抢答成功选手号码，同时对应选手的LED灯也被点亮。
在判断选手是否回答正确后，由主持人控制加减按钮进行给分。
在一轮比赛结束后，主持人按下复位按钮，则除了计分模块外，其他模块都复位为初始时刻，为下一轮的比赛做好准备。
系统芯片主要采用EP2C8Q208，由抢答判别模块，计时模块，分频器模块，计分模块，锁存器模块，数码管驱动模块组成。
经过编译及其仿真所设计的程序，该设计的抢答器基本能够实现此次设计的要求，从而完成了抢答器应具备的功能。
关键词：抢答器，数码显示，硬件描述语言，可编程逻辑门阵列FPGA-BASED RESPONDER DESIGNABSTRACTThis article introduces the design of 4 answering device circuit using an EDA technology Verilog HDL language in FPGA and QuartusⅡenvironment.At the same time,the 4 answering device circuit is displayed by the digital.The Responder can also supply four players or four teams to answer in the game, respectively, using four buttons a, b, c, d. Setting reset and answer in a system control switch, which controls required by the moderator. When the moderator allows to answer, the timer starts counts down from the 30s until someone answers successfully, by the time the latch latches will to live, then the remaining time and the number of the player who responds successfully will be displayed on the digital tube, at the same time the LED of the corresponding player lights will be lighted. Determined whether the contestant answers correctly, the moderator will give points by controlling the addition and subtraction button. At the end of the game, the moderator presses the reset button, others modules are reseted to the initial time for the next round of the game except the scoring module.The system uses mainly the EP2C8Q208. At the same time the system is made from the answer in decision block, timing module, divider block, scoring module latch module, LED driver modules. After compilation and simulation of the design process, the design Responder can basically achieve the design requirements, thus completing the Responder function.KEY WORDS：Responder,Digital display, HDL ,FPGA目录前言 (1)第1章绪论 (3)§1.1选题背景 (3)§1.1.1EDA技术发展 (3)§1.1.2课题研究的必要性 (4)§1.2研究课题的内容 (4)第2章系统方案设计 (6)§2.1FPGA简介 (6)§2.1.1FPGA芯片结构 (8)§2.1.2FPGA设计流程 (12)§2.1.3FPGA软件设计 (13)§2.1.4FPGA的应用 (14)§2. 2Verilog HDL概述 (15)§2.2.1Verilog HDL简介 (15)§2.2.2Verilog HDL主要功能 (16)§2.2.3§2.3抢答器总体设计方案 (17)§2.3.1抢答器构成 (18)§2.3.2抢答器工作原理 (18)第3章抢答器模块设计与实现 (19)§3.1抢答判别模块 (19)§3.2数码管驱动模块 (20)§3.3计时模块 (22)§3.4分频器模块 (23)§3.5计分模块 (23)§3.6锁存模块 (24)§3.7总体模块 (25)第4章抢答器程序设计、实现与仿真 (26)§4.1抢答判别程序设计 (26)§4.2数码管驱动模块程序设计 (28)§4.3计时模块程序设计 (29)§4.4分频模块程序设计 (31)§4.5计分模块程序设计 (32)§4.6锁存模块程序设计 (36)结论 (38)参考文献 (39)致谢 (41)附录 (42)前言随着人类社会的高速发展，电子行业也随之迅猛的发展，这也使得人们越来越想方设法的是自己更加方便、轻松的生活，例如：自从有了电视遥控器开启电视，更改电视频道，我们再也不用跑来跑去用手改换频道；自从有了全自动洗衣机，我们再也不用半自动洗衣机或者人工搓衣板去清洗衣服；自从有了交通灯，不仅省去了很多人力去指挥交通，而且使交通更加井然有序。
基于Quartus完成的四路抢答器设计_豆晓东
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中图分类号：TM571.61
Computer CD Software and Applications
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产业聚焦
智慧城市
Industry focus
END YMQ； ARCHITECTURE ART OF YMQ IS BEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS WHEN "0001"=>DOUT7<="0110000"； --1 WHEN "0010"=>DOUT7<="1101101" --2 WHEN "0011"=>DOUT7<="1111001"； --3 WHEN "0100"=>DOUT7<="0110011"； --4 WHEN OTHERS=>DOUT7<="0000000"； END CASE； END PROCESS； END ARCHITECTURE ART； 6 结束语 本文利用硬件描述高级语言VHDL设计的优点完成了 对应单元的电路设计，使系统较为简洁合理。利用复杂可 编程器件实现了抢答器的系统功能，使电路引脚定义自 如，实际印板布线灵活，应用可靠。通过以上实例可以 看出，用VHDL语言设计数字系统，是自上至下地进行设 计，十分方便灵活。由于VHDL具有并行同时语句，设计 的电路延迟小。
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答与警报时钟信号clk2；系统复位信号rst；警报信号tmp。 5.2 报警模块（已包含在抢答鉴别模块里） 在这个模块中主要实现抢答过程中的报警功能，当主 持人按下控制键，有人抢答时蜂鸣器开始报警，有效电平 输入信号i；状态输出信号q；计数脉冲clk2。 5.3 译码模块 在这个模块中主要实现抢答过程中将选手的台号转换 成二进制码并送给数码管显示。 各模块程序如下： 抢答鉴别模块： library ieee；--抢答鉴别模块 use ieee.std_logic_1164.all； use ieee.std_logic_unsigned.all； entity qdjb is port(rst，clk2：in std_logic； s0，s1，s2，s3：in std_logic； states：buffer std_logic_vector(3 downto 0)； tmp：out std_logic)； end qdjb； architecture one of qdjb is signal st：std_logic_vector(3 downto 0)； begin p1：process(s0，rst，s1，s2，s3，clk2) begin if rst='0' then tmp<='0'；st<="0000"； elsif clk2'event and clk2='1' then if (s0='1' or st(0)='1')and not( st(1)='1' or st(2)='1' or st(3)='1' ) then st(0)<='1'； end if ； if (s1='1' or st(1)='1')and not( st(0)='1' or st(2)='1' or st(3)='1' ) then st(1)<='1'； end if ； if (s2='1' or st(2)='1')and not( st(0)='1' or st(1)='1' or st(3)='1' ) then st(2)<='1'； end if ； if (s3='1' or st(3)='1')and not( st(0)='1' or st(1)='1' or st(2)='1' ) then st(3)<='1'； end if ；
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答与警报时钟信号clk2；系统复位信号rst；警报信号tmp。 5.2 报警模块（已包含在抢答鉴别模块里） 在这个模块中主要实现抢答过程中的报警功能，当主 持人按下控制键，有人抢答时蜂鸣器开始报警，有效电平 输入信号i；状态输出信号q；计数脉冲clk2。 5.3 译码模块 在这个模块中主要实现抢答过程中将选手的台号转换 成二进制码并送给数码管显示。 各模块程序如下： 抢答鉴别模块： library ieee；--抢答鉴别模块 use ieee.std_logic_1164.all； use ieee.std_logic_unsigned.all； entity qdjb is port(rst，clk2：in std_logic； s0，s1，s2，s3：in std_logic； states：buffer std_logic_vector(3 downto 0)； tmp：out std_logic)； end qdjb； architecture one of qdjb is signal st：std_logic_vector(3 downto 0)； begin p1：process(s0，rst，s1，s2，s3，clk2) begin if rst='0' then tmp<='0'；st<="0000"； elsif clk2'event and clk2='1' then if (s0='1' or st(0)='1')and not( st(1)='1' or st(2)='1' or st(3)='1' ) then st(0)<='1'； end if ； if (s1='1' or st(1)='1')and not( st(0)='1' or st(2)='1' or st(3)='1' ) then st(1)<='1'； end if ； if (s2='1' or st(2)='1')and not( st(0)='1' or st(1)='1' or st(3)='1' ) then st(2)<='1'； end if ； if (s3='1' or st(3)='1')and not( st(0)='1' or st(1)='1' or st(2)='1' ) then st(3)<='1'； end if ；
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END YMQ； ARCHITECTURE ART OF YMQ IS BEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS WHEN "0001"=>DOUT7<="0110000"； --1 WHEN "0010"=>DOUT7<="1101101" --2 WHEN "0011"=>DOUT7<="1111001"； --3 WHEN "0100"=>DOUT7<="0110011"； --4 WHEN OTHERS=>DOUT7<="0000000"； END CASE； END PROCESS； END ARCHITECTURE ART； 6 结束语 本文利用硬件描述高级语言VHDL设计的优点完成了 对应单元的电路设计，使系统较为简洁合理。利用复杂可 编程器件实现了抢答器的系统功能，使电路引脚定义自 如，实际印板布线灵活，应用可靠。通过以上实例可以 看出，用VHDL语言设计数字系统，是自上至下地进行设 计，十分方便灵活。由于VHDL具有并行同时语句，设计 的电路延迟小。
抢答鉴别仿真结果
译码器仿真
四路抢答器模块示意图
参考文献： [1]谭会生,瞿遂春.EDA技术综合应用实例与分析[M].西安:西安电子科技大学出版社,2004. [2]李国洪,胡辉,沈明山.EDA技术与实验[M].北京:机械工业出版社,2008. [3]王道宪,贺名臣,刘伟.VHDL电路设计技术[M].北京:国防工业出版社,2004. 作者简介：豆晓东（1989-），男，山西应县人，北华航天工业学院，学生，学士学位，研究方向：自动化； 倪春伟（1990-），男，河北唐山人，北华航天工业学院，学生，学士学位，研究方向：自动化； 周振（1989-），男，苗族，湖南怀化人，北华航天工业学院，学生，学士学位，研究方向：自动化。
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tmp<=s0 or s1 or s2 or s3； end if ； end process p1； p2：process(states(0)，states(1)，states(2)，states(3)) begin if (st="0000") then states<="0000"； elsif (st<="0001") then states<="0001"； elsif (st<="0010") then states<="0010"； elsif (st<="0100") then states<="0011"； elsif (st<="1000") then states<="0100"； end if； end process p2； end one； 译码模块： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY YMQ IS PORT(AIN4： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； DOUT7 ： OUT STD_LOGIC_VECTOR(6 DOWNTO 0))；
1 FLEX10K LEX10K 系列器件首次采用嵌入式阵列，其容 量高达25万门。由于它的高密度和易于在设计 中实现复杂宏函数和存储器，因此可以把一个 子系集成在单一芯片上，而每个FLEX10K器件都包含一个 嵌入式阵列，每个嵌入式阵列可以实现专用的功能，因此 嵌入式阵列可以减少芯片的体积，使其运行速度更快，使 用更灵活。 2 VHLD硬件描述语言简介 VHDL 最早是由美国国防部提出的。作为硬件描述 语言的第一个国际标准，VHDL描述电路行为的算法有很 多优点：（ 1 ）设计层次较高，用于较复杂的计算时，能 尽早发现存在的问题，缩短设计周期。（ 2 ）独立实现、 修改方便。（ 3 ）移植性强，其源代码已成为一种输入标 准，可用于各种不同的EDA工具。（4）VHDL类型众多而 且支持用户自定义类型，支持自顶而下的设计方法和多种 电路的设计。 3 QuartusⅡ简介 Altera的QuartusⅡ设计软件继承了MAX+plusⅡ的所有 优点，是更加完善的PLD设计工具。它提供了完整的多平 台设计环境，能够直接满足特定设计需要，为可编程芯片 系统（SOPC）提供全面的设计环境。 4 设计思路 设计制作一个竞赛抢答器，每组受控于一个抢答按 键，分别为s0、s1、s2、s3，设置主持人控制键rst，用于 控制整个系统清零和抢答有效控制。按下复位键时，系统 清零；抬起复位键时，抢答开始；系统具有第一抢答信号 鉴别和锁存功能。在主持人将系统复位并使抢答有效开始 后，第一抢答者按下抢答按钮，电路应记忆下第一抢答者 的组别，并封锁其他各组的按钮，即其他任何一组按键都 不会使电路响应；系统以两种方式指示第一抢答者：一是 通过对应的输出引脚让数码管显示组别号；二是在第一抢 答者产生时，蜂鸣器响起。 5 原理分析 5.1 抢答器鉴别模块 在这个模块中主要实现抢答过程中的抢答功能，还 能记录抢答者的台号，并且能实现当有一路抢答按键按 下时，其余各路被封锁的功能。其中有四个抢答信号s0、 s1、s2、s3；抢答使能信号s；抢答状态显示信号states；抢
Industry focus 智慧城市
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基于Quartus完成的四路抢答器设计
豆晓东， 倪春伟， 周振 / 北华航天工业学院电子工程系， 河北廊坊 065000
摘 要：针对实际应用的需要，利用可编程逻辑器件设计了抢答器。该抢答器单元电路的软件设计利用硬件描述语言设 计完成。设计了控制主电路、数字显示电路、编码译码电路功能，并利用Quartus工具软件完成了编译仿真验证；硬件 选择FLEX10K系列的EPF10K10LC84-4芯片来实现抢答器的系统功能。该抢答器具有很强的功能扩充性，应用效果良好。 关键词：可编程逻辑器件；抢答器；硬件描述语言；仿真；系统可编程