数控分频器的VerilogHDL设计

附表1：

广州大学学生实验报告

开课学院及实验室：物理与电子工程学院-电子楼317室2016年 5 月 5 日

if (!RST) begin Q1<=0; FULL<=0; end

else if (LD) begin Q1<=D; FULL<=1; end

else begin Q1<=Q1+1; FULL <=0; end

assign LD=(Q1==4'B0000);

assign PM=FULL;

assign DOUT=Q1;

endmodule

四、仿真结果：

由波形图可见，当RST为低电平时，LD置位，装载预置数5（0101）；当计满值为0000（图中DOUT：1111后的一小段），LD置位并输出一次脉冲PM，然后加载预置数，继续计数。

五、引脚锁定：

六、硬件测试结果：

下载程序到目标机

注：键4-键1为设置预置数

七、实验心得:

通过本次实验，使我明白了数控分频器的工作原理，并通过蜂鸣器直观地对比了不同的分频效果。巩固了理论知识和实验流程，提高了效率，为后续实验打下良好的基础。

项目名称”栏以上部分统一。