实验一 基于QUARTUSII图形输入电路的设计
实验一_熟悉QuartusII的图形输入法
实验一熟悉QuartusII的图形输入法
1、实验目的：掌握QuartusII的使用方法
（1）熟悉图形输入法
（2）理解编译方法
（3）了解定时仿真
2 、实验内容
（1）设计一个二选一数据选择器、全加法器。
（2）根据图形输入法编译和波形仿真
3 、实验要求
(1) 熟悉图形逻辑输入法
(2) 理解编译方法；了解功能仿真的方法和定时仿真的方法
(3) 了解把逻辑变成一个逻辑符号（Symbol）的方法。
(4) 把自己认为好的实验结果写成实验报告。
（要计成绩）
4、实验步骤
（1）建立一个新项目
（2）打开图形编辑器，在空白的原理图文件中，画出实验原理图并保存（3）锁定引脚并执行编译Compilation操作，检查实验文件有无错误
（4）编译无误后，新建波形文件并保存
（5）设置仿真器并插入仿真节点
（6）编辑输入波形并运行仿真器，记录仿真结果
5、模块内部电路图
6、实验结果
1．二选一数据选择器仿真结果
2．全加法器仿真结果
7、实验体会与心得。
quartus 2应用2.4 原理图输入设计方法
2.4 原理图输入设计方法利用EDA工具进行原理图输入设计的优点是，设计者能利用原有的电路知识迅速入门，完成较大规模的电路系统设计，而不必具备许多诸如编程技术、硬件语言等新知识。
Quartus Ⅱ提供了功能强大，直观便捷和操作灵活的原理图输入设计功能，同时还配备了适用于各种需要的元件库，其中包含基本逻辑元件库（如与非门、反向器、D触发器等）、宏功能元件（包含了几乎所有74系列的器件），以及功能强大，性能良好的类似于IP Core的巨功能块LPM库。
但更为重要的是，Quartus Ⅱ还提供了原理图输入多层次设计功能，使得用户能设计更大规模的电路系统，以及使用方便精度良好的时序仿真器。
以传统的数字电路实验相比为例，Quartus Ⅱ提供原理图输入设计功能具有显著的优势：①能进行任意层次的数字系统设计。
传统的数字电路实验只能完成单一层次的设计，使得设计者无法了解和实现多层次的硬件数字系统设计；②对系统中的任一层次，或任一元件的功能能进行精确的时序仿真，精度达0.1ns，因此能发现一切对系统可能产生不良影响的竞争冒险现象；③通过时序仿真，能对迅速定位电路系统的错误所在，并随时纠正；④能对设计方案作随时更改，并储存入档设计过程中所有的电路和测试文件；⑤通过编译和编程下载，能在FPGA或CPLD上对设计项目随时进行硬件测试验证。
⑥如果使用FPGA和配置编程方式，将不会有任何器件损坏和损耗；⑦符合现代电子设计技术规范。
传统的数字电路实验利用手工连线的方法完成元件连接，容易对学习者产生误导，以为只要将元件间的引脚用引线按电路图连上即可，而不必顾及引线的长短、粗细、弯曲方式、可能产生的分布电感和电容效应以及电磁兼容性等等十分重要的问题。
以下将详细介绍原理图输入设计方法，但读者应该更多地关注设计流程，因为除了最初的图形编辑输入外，其它处理流程都与文本（如VHDL文件）输入设计完全一致。
2.4.1 1位全加器设计向导1 为本项设计建立文件夹任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被EDA软件默认为工作库（Work Library）。
QuartusII实验
实验一用原理图输入法设计四位全加器一实验目的1熟悉利用Quartus II 的原理图输入方法设计简单组合电路.2掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二实验仪器电子计算机Quartus II三实验原理加法器是数字系统中的基本逻辑器件。
例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。
但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
四位全加器可对两个多位二进制数进行加法运算，同时产生进位。
当两个二进制数相加时，较高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。
四实验步骤（一）创建工程1、选择菜单file—New Project Wizard，选择保存位置，并命名工程名2、将设计文件加入工程。
3、选择仿真器和综合类型，目标芯片EP2C5T144C8。
4、设置相关参数（二）原理图设计1、在QuartusII操作环境中，单击工具栏“File”选择“new”中的“Device Design Files”建立新的原理图编辑窗口。
2、在编辑窗口右击选择Insert——Symbol，将相关元件调入原理图编辑窗口中，并连接好电路，在元件上双击后可以更改各输入引脚名。
3、保存到工程建立的目录文件夹4、将设计项目设置成可调用的文件。
在打开原理图文件的情况下，选择File—Create/Update —Create Symbol Files for Cureent File,即可将当前文件变成一个元件符号存盘，以待在高层次设计中调用。
「Quartus2原理图输入法」
Ｑｕa ｒtus2原理图输入法(上机实训）一、实验目的1．熟悉Ｑuartus2的使用方法。
２.熟悉Quartu ｓ２原理图输入法的全过程。
二 、实验设备:1. 计算机2. Quartus Ⅱ软件 三、实验原理1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多,我们用一个与门、一个非门和同或门（xnor 为同或符合,相同为1，不同为0）来实现。
先设计底层文件:半加器,再设计顶层文件全加器。
（1） 半加器的设计：半加器表达式：进位:ｃo=ａ and b和:ｓｏ=a x ｎｏｒ （ not b )半加器原理图如下：I113coa sob101010110001100co so b a notxnor2and2（2） 全加器的设计： 全加器原理图如下:I113ain cout cout ain bin sumcinbin sumcinf_adderor2af e du3u2u1b acco soBco soBh_adder A h_adderA四、实验内容1．用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
２．用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能。
3.用Ｄ触发器设计一个四位可以自启动的环形计数器，仿真验证其功能。
五、实验步骤参考１、设计思路和过程（1）半加器的设计:通过对半加器的逻辑功能的分析可以知道,半加器完成２进制加法并有进位功能，因此使用与门和异或门即可完成逻辑功能。
打开Quartuｓ２并创建工程文件后,添加与门和异或门,2个输入端，2个输出端,并连线，即完成半加器的电路设计。
（2）全加器的设计：通过对全加器的逻辑功能的分析可以知道,全加器完成带有后位进位的2进制加法并向前进位，因此用(１)中的2个半加器和一个或门就可以完成该逻辑功能。
即完成3个2进制数的相加，一个半加器的其中一个输入端借另一个的S输出端,该半加器的Ｓ输出端即为全加器的S输出端。
数字电路与逻辑设计实验
数字电路与逻辑设计实验报告学院：班级：姓名：学号：日期：一．实验名称：实验一：QuartusII 原理图输入法设计与实现实验二：用VHDL 设计与实现组合逻辑电路实验三：用VHDL 设计与实现时序逻辑电路实验四：用VHDL 设计与实现数码管动态扫描控制器二．实验所用器件及仪器：1.计算机2.直流稳压电源3.数字系统与逻辑设计实验开发板三．实验要求：实验一：（1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
（2）用（1）实现的半加器和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板上测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
（3）用3—8线译码器和逻辑门设计实现函数F=/C/B/A+/CB/A+C/B/A+CBA,仿真验证其功能并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
注：实验时将三个元器件放在一个new block diagram中实现。
实验二：（1）用VHDL语言设计实现一个共阴极7段数码译码器，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，7段数码管显示输出信号。
（2）用VHDL语言设计实现一个8421码转余三码的代码器，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
（3）用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个‘1’时，输出1，否则出0；仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
实验三：（1）用VHDL语言设计实现一个带异步复位的8421 十进制计数器，仿真验证其功能，并下载到实验板测试。
要求用按键设定输入信号，发光二极管显示输出信号。
（2）用VHDL语言设计实现一个分频系数为12，输出信号占空比为50%的分频器，仿真验证其功能。
注：实验时将（1）、（2）和数码管译码器 3 个电路进行链接，并下载到实验板显示计数结果。
quartus ii实验报告
quartus ii实验报告Quartus II实验报告引言：Quartus II是一款由Intel公司开发的集成电路设计软件，广泛应用于数字逻辑设计和FPGA开发领域。
本实验报告旨在介绍Quartus II的基本功能和使用方法，并通过实际案例展示其在数字逻辑设计中的应用。
一、Quartus II概述Quartus II是一款功能强大的集成电路设计软件，它提供了从设计到验证的全套工具。
Quartus II支持多种编程语言，如VHDL和Verilog，使得用户可以根据自己的需求选择适合的语言进行设计。
此外，Quartus II还提供了丰富的库和模块，方便用户进行快速原型开发和验证。
二、Quartus II的基本功能1. 设计入口Quartus II提供了多种设计入口，包括图形界面、命令行和脚本等方式。
用户可以根据自己的习惯和需求选择适合的方式进行设计。
图形界面友好易用，适合初学者；命令行和脚本则更适合有一定经验和需求的用户。
2. 设计编辑Quartus II提供了强大的设计编辑功能，用户可以在其中创建和编辑设计模块、信号线和电路连接等。
设计编辑界面清晰简洁，用户可以方便地进行设计布局和调整。
3. 仿真和验证Quartus II内置了仿真和验证工具，用户可以通过仿真来验证设计的正确性和性能。
仿真工具支持波形查看和信号分析等功能，帮助用户进行设计调试和优化。
4. 综合和优化Quartus II具备强大的综合和优化功能，可以将设计代码转化为硬件描述，进而生成逻辑电路。
综合工具会根据用户的约束条件和优化目标，自动进行逻辑优化和资源分配，提高设计的性能和效率。
5. 布局和布线Quartus II提供了先进的布局和布线工具，可以将逻辑电路映射到实际的FPGA芯片上。
布局工具可以根据用户的约束条件和性能要求，自动进行电路元件的位置分配；布线工具则负责将电路元件之间的连接线路进行规划和布线。
6. 下载和调试Quartus II支持将设计文件下载到目标FPGA芯片上，并提供了调试工具来验证和调整设计的正确性。
QUARTUSII实验
在“Program Device”对话框 中，选择合适的编程文件和编 程方式，如JTAG或AS模式。
通过观察测试平台的输出结果 ，可以验证设计的正确性和实 际硬件性能。
04
Quartus II 实验内容
数字钟设计
总结词：通过 Quartus II 软件实现数字 钟设计，掌握数字钟的工作原理和实现 方法。
解决方案
首先，需要确保开发板与计算机连接正确。然后，根据 开发板的型号和Quartus II软件的版本，选择合适的配 置参数进行下载。
对 Quartus II 的建议和展望
优化软件界面和操作流程，提高用户 的使用体验。
期待Quartus II软件在未来能够提供 更多的高级功能和优化选项，以满足 更复杂的设计需求。
首先，需要仔细阅读编译错误提示，了解错误的具体原 因。然后，检查代码是否存在语法错误或逻辑错误，并 尝试修改代码以解决问题。
问题2
仿真结果与预期不一致，怎么办？
解决方案
首先，需要仔细检查代码是否存在逻辑错误或时序问题 。然后，调整仿真参数或修改代码以优化仿真结果。
问题3
如何将设计下载到FPGA开发板？
使用 Quartus II 软件 进行编译和仿真，确 保设计正确无误。
将设计下载到 FPGA 开发板，通过串口与 计算机或其他设备进 行数据交换。
05
Quartus II 实验总结
实验收获和体会
掌握Quartus II软件的基本操作
通过本次实验，我掌握了如何使用Quartus II软件进行FPGA设计，包括项目的新建、设 计输入、编译、仿真以及下载等步骤。
理解数字电路设计流程
通过实验，我深入理解了数字电路设计的整个流程，包括需求分析、设计、仿真、调试和 实现等环节。
实验一 基于QUARTUSII图形输入电路的设计
实验一基于QUARTUSII图形输入电路的设计一、实验目的1、通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。
2、初步了解QUARTUSII原理图输入设计的全过程。
3、掌握组合逻辑电路的静态测试方法。
二、实验原理3-8译码器三输入，八输出。
当输入信号按二进制方式的表示值为N时，输出端标号为N 的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。
因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。
其真值表如表1-1所示输入输出A B C D7 D6 D5 D4 D3 D2 D1 D00 0 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 1 0 0 0 0 0 0 1 0 00 1 1 0 0 0 0 1 0 0 01 0 0 0 0 0 1 0 0 0 01 0 1 0 0 1 0 0 0 0 01 1 0 1 0 0 0 0 0 01 1 1 1 0 0 0 0 0 0 0表1-1 三-八译码器真值表译码器不需要像编码器那样用一个输出端指示输出是否有效。
但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。
本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。
三、实验内容在本实验中，用三个拨动开关来表示三八译码器的三个输入（A、B、C）；用八个LED来表示三八译码器的八个输出（D0-D7）。
通过输入不同的值来观察输入的结果与三八译码器的真值表（表1-1）是否一致。
实验箱中的拨动开关与FPGA的接口电路如下图1-1所示，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。
其电路与FPGA的管脚连接如表1-2所示拨动开关的输出对应FPGA管脚名称图1-1 拨动开关与FPGA接口电路信号名称对应FPGA管脚名信号说明K1 AG12 从K1输出到FPGA的AG12K2 AA8 从K2输出到FPGA的AA8K3 AA10 从K3输出到FPGA的AA10K4 AB8 从K4输出到FPGA的AB8K5 AC5 从K5输出到FPGA的AC5K6 AE3 从K6输出到FPGA的AE3K7 AE4 从K7输出到FPGA的AE4K8 U8 从K8输出到FPGA的U5表1-2 拨动开关与FPGA管脚连接表LED灯与FPGA的接口电路如图1-2所示，当FPGA与其对应的端口为高电平时LED就会发光，反之LED灯灭。
数字电路Quartus_II_原理图输入法设计
数字电路与逻辑设计实验报告实验1 Quartus II 原理图输入法设计一、实验目的1）熟悉用Quartus II原理图输入法进行电路设计和仿真2）掌握Quartus II图形模块的生成和调用3）熟悉实验板的使用二、实验仪器和器件1）计算机2）直流稳压电源3）数字电路与逻辑设计实验开发板三、实验内容1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
2）用实验内容1中生成的半加器模块和逻辑门实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号四、设计过程1.设计半加器：可知半加器函数S = A⊕B，C = AB。
故设计为然后点击File ->Save As, 找到要保存的文件夹，Add file to current project前面的“√”,再选择File -> Create/Update -> Create Files for Current File 将创建半加器的模块bsf文件储存在工程目录内，方便下次调用。
2.设计全加器：在原目录下新建工程，创建原理图，直接导入半加器模块，将两个半加器组合附加2输入或门组成全加器，如图：五、实验过程1.按照以上工程创建工程和原理图2.编译原理图，修正错误，使编译通过3.创建waveform vector仿真文件，将所有原理图输入、输出引脚添加至列表。
设置合适的仿真结束时间，对输入变量设置合适的仿真时钟周期。
开始仿真，得到实验的仿真波形：1）半加器：真值表：输入输出A B S C0 0 0 00 1 1 01 0 1 01 1 0 1半加器仿真波形：波形满足S = A⊕B，C = AB，逻辑正确。
2）全加器：真值表：输入输出a b ci co s0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1全加器仿真波形：波形满足函数：co = (a⊕b)ci + ab，s = a⊕b⊕ci，逻辑无错。
EDA实验报告 (2)
实验一QUARTUS II软件安装、基本界面及设计入门一、实验目的：QUARTUSII是Altera公司提供的EDA工具，是当今业界最优秀的EDA设计工具之一。
提供了一种与结构无关的设计环境，使得电子设计人员能够方便地进行设计输入、快速处理和器件编程。
通过本次实验使学生熟悉QUARTUSII软件的安装，基本界面及基本操作，并练习使用QUARTUS的图形编辑器绘制电路图。
二、实验内容：1、安装QUARTUSII软件；2、熟悉QUARTUSII基本界面及操作；3通过一个4位加法器的设计实例来熟悉采用图形输入方式进行简单逻辑设计的步骤。
三、实验仪器：1、PC机一台；2、QUARTUSII软件；3、EDA实验箱。
四、实验原理：4位加法器是一种可实现两个4位二进制数的加法操作的器件。
输入两个4位二进制的被加数A和B，以及输入进位Ci，输出为一个4位二进制和数D和输出进位数Co。
半加操作就是求两个加数A、B的和，输出本位和数S及进位数C。
全加器有3位输入，分别是加数A、B和一个进位Ci。
将这3个数相加，得出本位和数（全加和数）D和进位数Co。
全加器由两个半加器和一个或门组成。
五、实验步骤：安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。
设计半加器：在进行半加器模块逻辑设计时，采用由上至下的设计方法，在进行设计输入时，需要由下至上分级输入，使用QuartusIIGraphic Editor进行设计输入的步骤如下。
（1）、打开QUARTUSII软件，选择File-new project wizard…新建一个设计实体名为has的项目文件；（2）、新建文件，在block.bdf窗口下添加元件符号，并连接。
如下图：半加器原理图（3）、将此文件另存为has.gdf的文件。
（4）、在主菜单中选择Processing→Start Compilation命令，系统对设计进行编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程。
数电实验报告QuartusII原理图输入法设计与实现
北京邮电大学数字电路与逻辑设计实验实验报告实验名称： QuartusII原理图输入法设计与实现学院：班级：姓名：学号：任课老师：实验日期：成绩：一．实验名称和实验任务要求实验名称：QuartusII原理图输入法设计与实现实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。
⑵掌握QuartusII图形模块单元的生成与调用；⑶熟悉实验板的使用。
实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑门设计实现一个半加器，生成新的半加器图像模块。
⑵利用已生成的半加器实现全加器，仿真验证其功能，并能下载到实验板上进行测试。
⑶在一下三个实验内容中任选一个完成实验：用3线—8线译码器（74L138）和逻辑门实现要求的函数；用D触发器设计一个4位可以自启动的环形计数器；用JK触发器设计一个8421码十进制计数器。
二．设计思路和过程半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。
A表示加数，B表示被加数，S表示半加和，C表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知：S=A⊕B C=AB⑶选择两个逻辑门：异或门和与门。
A,B为异或门和与门的输入，S为异或门的输出，C为与门的输出。
⑷利用QuartusII仿真实现其逻辑功能，并生成新的半加器图形模块单元。
全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构成。
全加器有三个输入值，两个输出值：A i为加数，B i为被加数，C i−1为低位向高位的进位。
⑵全加器的逻辑表达式为：S=A i⊕Bi ⊕Ci−1C i=(A i⊕B i) C i−1+A i B i⑶利用全加器的逻辑表达式和半加器的逻辑功能，实现全加器。
选作实验：用3线—8线译码器（74L138）和逻辑门设计实现函数F=C B A+C B A+C B A+C B A。
设计实现过程：⑴利用QuartusII选择译码器（74L138）的图形模块单元。
⑵因为F=∑(0,2,4,7)=Y0 Y2 Y4 Y7，所以函数F可以通过译码器（74L138）和一个与非门实现。
实验一_QuartusII的使用
实验一_QuartusII的使用引言：Quartus II是一款由美国Intel公司开发的FPGA设计软件，广泛应用于数字集成电路设计和原型验证。
本实验将介绍Quartus II的基本使用方法，包括项目创建、设计输入、约束设置、编译与仿真等。
一、环境准备二、项目创建1.启动Quartus II软件，选择"File" -> "New Project Wizard"创建新项目。
在弹出的对话框中，选择项目的存储位置和名称，并选择合适的目标设备和设计流程。
点击"Next"进入下一步。
2.在第二步中，选择项目的项目类型和是否要添加预定义的IP （Intellectual Property）核。
IP核是现成的、可重用的模块，可以简化设计。
根据自己的需求进行选择，点击"Next"。
3.在第三步中，选择顶层设计文件的命名，并点击"Next"。
5.在第五步中，对项目的设置进行回顾，并点击"Finish"完成项目创建。
三、设计输入1.双击项目中的顶层设计文件，打开Design Entry工具。
在Design Entry工具中，可以通过图形界面或者Verilog/VHDL语言进行设计输入。
a.如果选择使用图形界面，可以在左侧工具栏中选择需要的元件，然后在设计区域中拖拽放置，最终形成需要的电路结构。
b.如果选择使用Verilog/VHDL语言，可以在设计区域中输入相应的代码，然后进行语法检查。
2.在设计完成后，可以使用编译按钮对设计进行编译。
编译过程中，Quartus II会对设计进行分析、优化和进行布线等操作，生成逻辑网表。
四、约束设置1.双击项目中的顶层设计文件，打开Design Constraints工具。
在Design Constraints工具中，可以设置时钟频率、信号约束、引脚约束等。
北邮数电实验报告
北京邮电大学实验报告实验名称： 数电电路与逻辑设计实验学院：信息与通信工程学院班 级： 姓 名： 学 号： 班内序号：日期：一． 实验一：QuartusII 原理图输入法设计1. 实验名称和实验任务要求(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块 元。
(2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号入信号。
(3)用3线-8线译码器（74LS138）和逻辑门设计实现函数F=A B C +A B C +AB C +A B C 。
2.实验原理图及波形图（1）半加器（2）全加器（3）74LS383.仿真波形图分析(1)半加器：输入为a，b，输出S，CO（进位）。
当ab都为0时，半加和s=0，进位端co=0。
当ab都为1时，半加和s=0，进位端co=1。
当a=1,b=0或a=0,b=1时，半加和s=1，进位端co=0。
(2)全加器：输入a，b，输出S，CO（进位），ci（低进位）。
当a=0，b=0,ci=0,输出s=0，co=0。
当a=0，b=1或a=1，b=0又ci=0,输出s=1，co=0。
当a=0，b=0,ci=1,输出s=1，co=0。
(3)74LS138输入A,B,C,输出为3。
四个输出对应F中的四个最小项，Y0、Y2、Y4、Y7，以实现函数功能。
二．实验二：用VHDL设计与实现组合逻辑电路1.实验名称和实验任务要求(1)用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能。
要求用拨码开关设定输入信号，7段数码管显示输出信号。
(2)用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
(3)用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个’1’时，输出为’1’，否则输出’0’，仿真验证其功能。
Quartus II 原理图输入法设计 数电实验报告
数字电路与逻辑设计实验实验名称：Quartus II 原理图输入法设计班级：实验目的：1、熟悉用Quartus II 原理图输入法进行电路设计和仿真；2、掌握Quartus II图形模块的生成与调用；3、熟悉实验板的使用。
一、实验所用仪器与元器件：1、计算机2、直流稳压电源3、数字系统与逻辑设计实验开发板二、实验内容：1、用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
2、用实验内容 1 中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
3、用3线-8线译码器和逻辑门设计实现函数=+++,仿真验证其功能，并下载到实验F C B A C B A C B A C B A板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
三、 设计思路与过程：1、半加器的实现：半加器是能够实现两个1位二进制数码相加求得和数及向高位进位的逻辑电路。
设被加数和加数用变量A 、B 表示，求得的和、向高位进位用变量S 、C 表示，则可得如下真值表：由真值表可以写出S 、C 的函数表达式：S A BC A B=⊕=所以半加器用一异或门和与门即可实现。
2、全加器的实现（可用1中封装好的半加器） 全加器是实现两个1位二进制数及低位来的进位相加（即将3个1位二进制数相加），求得和数及向高位进位的逻辑电路。
在该全加器中，A1、B1分别表示输入的被加数、加数、C_1表示低位来的进位，S1、C1分别表示本位和、高位的进位。
可得该电路的真值表：由真S1、C1的卡诺图为得1111111111111111S =A B C _+A B _A B _A B _=A B _C C C C ++⊕⊕同理可得111111()_C A B C A B =⊕+3、利用3线-8线译码器和逻辑门设计实现函数F C B A C B A C B A CBA=+++3线-8线译码器的符号如右图所示（由于没有74LS138，就用74138来替代了）。
数字电路与逻辑设计实验报告
竭诚为您提供优质文档/双击可除数字电路与逻辑设计实验报告篇一：北邮数字电路与逻辑设计实验报告北京邮电大学数字电路与逻辑设计实验报告学院：班级：姓名：学号：实验一QuartusII原理图输入法设计与实现一、实验目的：(1)熟悉QuartusII原理图输入法进行电路设计和仿真；(2)掌握QuartusII图形模块单元的生成与调用；(3)熟悉实验板的使用；二、实验所用器材：(1)计算机；(2)直流稳压电源；(3)数字系统与逻辑设计实验开发板。
三、实验任务要求(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
(2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
(3)用3线-8线译码器（74Ls138）和逻辑门设计实现函数,仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
四、实验原理图及仿真波形图(1)半加器半加器原理图仿真波形仿真波形图分析:根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能。
但我们也可以发现输出so出现了静态功能冒险，要消除该冒险可以加入相应的选通脉冲。
（2）全加器全加器原理图仿真波形仿真波形图分析：根据仿真波形对比半加器真值表，可以确定电路实现了全加器的功能(2)741383线-8线译码器原理图仿真波形图仿真波形图分析;当且仅当Abc输入为000、010、100、111时，F=1,可知电路实现了函数。
实验二用VhDL设计与实现组合逻辑电路一、实验目的：（1）熟悉用VhDL语言设计时序逻辑电路的方法；（2）熟悉用QuartusII文本输入法进行电路设计；（3）熟悉不同的编码及其之间的转换。
二、实验所用器材：（1）计算机；（2）直流稳压电源；（3）数字系统与逻辑设计实验开发板。
三、实验任务要求（1）用VhDL语言设计实现一个共阴极7段数码管译码器；（2）用VhDL语言设计一个8421码转余三码的代码转换器；（3）用VhDL语言设计设计一个四位2进制奇校验器。
QuartusII原理图设计方法
§ 2.1
四、时序仿真设计文件
2、设置仿真时间
Quartus II原理图输入法
执行Edit-End Time…命令，设置合适的时间
§ 2.1
四、时序仿真设计文件
2、设置仿真时间
Quartus II原理图输入法
执行Edit-Grid Size…命令，设置合适的时间
§ 2.1
四、时序仿真设计文件
Quartus II原理图输入法
1quartusii原理图输入法quartusii设计软件界面如图1所示图1quartusii软件界面一quartusii设计流程介绍与maxplus软件一样quartusii软件的开发流程也概括为设计输入设计编译设计仿真和设计下载等过程下面分别加以描述
实验二 QuartusⅡ原理图输入设计法
QuartusⅡ原理图输入设计法学习：
§ 2.1
1）元件的选择与放置
Quartus II原理图输入法
2.编辑输入原理图文件
元件放置完成
§ 2.1
2）连接各个元件符号
Quartus II原理图输入法
2.编辑输入原理图文件
把鼠标移置一个input元件连接处，单击鼠标左键，移到要与之相连的非门元件
的连接处，松开鼠标即可连接两个要连的元件如图2.24所示
§ 2.1
五、生成元件符号
Quartus II原理图输入法
生成的符号存放在本工程目录下，文件名BiJiaoQi，文件后缀名.bsf
选择器件的封装形
式、引脚数目和速
度级别约束可选器 选择Cyclone系列 件的范围。
图2.5 选择器件对话框
§ 2.1
Quartus II原理图输入法
一、Quartus II设计流程介绍 5） 图2.6 询问是否选择其他EDA工具
Quartus_II使用教程---图形输入
本部分实验内容为新内容，操作步骤较多，为保证实 验项目进行完毕，请同学们务必提前做好预习准备
预习要求
1.从实验中心网站下载软件 2.按照ppt所示，操作使用， 仿真数字逻辑器件功能
1
第一部分：实验要求
通过本次实验，引导学生以EDA设计的 手段来设计数字逻辑电路； 认识可编程逻辑器件(PLD)； 掌握QuartusII集成开发环境软件。
4
低密度PLD可编程原理【早期器件】
低密度（简单） PLD，通常内部等 效门数少于500个， 只能实现通用数字 逻辑（如74系列） 的一些功能
5
使用FPGA（大容量可编程逻辑器件）从事 数字系统设计的三阶段：
1、常规逻辑功能描述的实现；
指常规数字逻辑器件，如3-8线译码器74LS138，二 进制计数器74LS161，移位寄存器74LS194等；
原理图绘制区
22
3、调用参数化元件
在绘图区双击鼠标左键，即弹出添加符号 元件的窗口
在此可选择查看 库中所有的元件
在此输入已知的 元件名，可以快 速地调出元件
23
分别调用了输入端口“input”和逻辑器件“74138”
调用库元件预览
24
4、绘图控制操作
1、选择及画线工具 2、文本工具 3、符号工具，可跳出前 面添加元件的窗口
2、时序产生及控制、小型数字系统的实现；
如用状态机完成AD信号的采集，产生PWM时序控制 步进电机 简易数字频率计、交通灯、数字种系统的实现等；
3、算法功能/综合系统的实现
FFT算法实现、频谱分析等。
6
实验一 原理图输入设计
实验一 原理图输入设计一、实验目的1．熟悉QuartusII 9.1软件的使用。
2．通过半加器的设计，让学生掌握原理图输入的设计方法。
3．初步了解可编程器件设计的全过程。
二、设计原理计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。
按照进位是否加入，加法器分为半加器和全加器电路两种。
计算机中的异或指令的功能就是求两个操作数各位的半加和。
一位半加器有两个输入、输出，如图1-1。
图1-1 一位半加器示意图表1-1 半加器真值表输入输出Bi Ai Hi Ci0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1一个半加大路的真值表如表1-1所示，根据真值表可得到半加器的函数表达式：Hi Ai Bi Ai Bi Ai Bi =∙+∙=⊕ Bi Ai Ci ∙=三、程序设计.按照表1-1半加器的电路图添加器件并连线。
要想实现半加器的功能，需在图上添加一个二输入与非门及一个二输入异或门共同组成一个半加器，同时要添加4位功能选择位M[3..0]并设置状态为0001，使得16位拨码开关接到16位数据总线上。
半加器原理图如下：四、程序分析输入输出Bi Ai Hi Ci0 0 0 00 1 1 01 0 1 01 1 0 1由表可知，Hi与Ai，Bi的关系满足异或关系，Ci与Ai，Bi的关系是与的关系。
五程序调试1.编译过程中出现Error: The core supply voltage value of '1.0V' is illegal for the currently，需要简单修改一下*.qsf文件，找到“set_global_assignment - name NOMINAL_CORE_SUPPLY_VOLTAGE”这一行代码，把里面的1.0V改成1.2V。
并保存*.qsf文件。
再次编译，程序无错误。
2添加管脚信息，综合完成后，网表信息会生成。
选择Assignments/Pin Planner进行管脚锁定，锁定所有的输入输出管脚。
Quartus系列：QuartusII原理图输入设计
Quartus系列：QuartusII原理图输⼊设计
1.新建⼀个项⽬,点击"File->New..."弹出如下对话框:
2.建⽴原理图设计平台:
3.在原理图绘制区双击⿏标左键,即可弹出元件符号窗⼝,如下图所⽰:
4.添加元件,在红⾊框部分输⼊要查找的元件名,如果库中存在对应元件,则对应元件符号会显⽰在对话框右侧的绘制区,单击"OK"即可完成对应元件加⼊到原理图绘制窗⼝中:
5.绘制连接原理图,当⿏标放到元件端点处时,⿏标会⾃动捕捉对应的连接处,按下左键拖动⾄⽬标出,再次松开⿏标即可完成⼀次连线操作如下图所⽰:
6. 完成连线后也可对相应的端⼝名进⾏命名,⿏标左键双击端⼝名，如图⽰74138电路A端连接的input端⼝命名为A,如下图所⽰:
完成管脚命名后保存设计,即完成原理图的设计.
7.在下拉菜单Processing中选择Start Compilation，启动编译:
8.⼯程编译完成后，设计结果是否满⾜设计要求，可以通过时序仿真来分析；建⽴波形⽮量⽂件(具体仿真⽮量如何建⽴可参考"Quartus II 功能仿真设置流程").
更多资讯可扫描下⽅⼆维码!。
quartusii使用教程图形输入
在图形编辑器中，可以使用各 种绘图工具绘制设计。
绘制设计
在图形编辑器中，可以使用各种绘图工具绘制设 计，如线条、矩形、圆形等。
可以设置各种属性，如线条宽度、颜色、填充方 式等。
可以使用各种编辑工具进行编辑，如移动、缩放、 旋转等。
保存设计
在图形编辑器中，点击菜单栏中的 "File"，然后选择 "Save"。 在弹出的对话框中，选择保存位置和文件名，然后点击 "Save"。
01
模块复用
将已经设计好的模块作为层次化设计中 的子模块，方便复用和减少重复劳动。
02
03
层次化管理
通过层次化管理，可以将不同层次的 电路设计进行有效的组织和管理，方 便修改和维护。
谢谢
THANKS
FPGA开发
在FPGA开发中，图形输入方式可以方便地实现 数字电路设计，并生成可编程的配置文件。
3
嵌入式系统设计
在嵌入式系统设计中，图形输入方式可以用于设 计硬件架构，并生成相应的硬件描述语言代码。
图形输入的基本步骤
01
02
03
04
05
启动Quartus I… 选择图形输入方 式
绘制电路图
生成可编程文件 下载到FPGA芯片
01
编译错误原因一：语法错误
02
描述：在图形输入中，如果存在语法错误，如拼写 错误、缺少标点符号等，会导致编译失败。
03
解决方案：仔细检查代码，确保语法正确，没有拼 写错误或遗漏的标点符号。
如何解决编译错误？
编译错误原因二：资源超限
描述：当设计规模过大，超过了Quartus II的资源限制时，会导致编译失 败。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
实验一基于QUARTUSII图形输入电路的设计一、实验目的1、通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。
2、初步了解QUARTUSII原理图输入设计的全过程。
3、掌握组合逻辑电路的静态测试方法。
二、实验原理3-8译码器三输入，八输出。
当输入信号按二进制方式的表示值为N时，输出端标号为N 的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。
因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。
其真值表如表1-1所示输入输出A B C D7 D6 D5 D4 D3 D2 D1 D00 0 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 1 0 0 0 0 0 0 1 0 00 1 1 0 0 0 0 1 0 0 01 0 0 0 0 0 1 0 0 0 01 0 1 0 0 1 0 0 0 0 01 1 0 1 0 0 0 0 0 01 1 1 1 0 0 0 0 0 0 0表1-1 三-八译码器真值表译码器不需要像编码器那样用一个输出端指示输出是否有效。
但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。
本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。
三、实验内容在本实验中，用三个拨动开关来表示三八译码器的三个输入（A、B、C）；用八个LED来表示三八译码器的八个输出（D0-D7）。
通过输入不同的值来观察输入的结果与三八译码器的真值表（表1-1）是否一致。
实验箱中的拨动开关与FPGA的接口电路如下图1-1所示，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。
其电路与FPGA的管脚连接如表1-2所示拨动开关的输出对应FPGA管脚名称图1-1 拨动开关与FPGA接口电路信号名称对应FPGA管脚名信号说明K1 AG12 从K1输出到FPGA的AG12K2 AA8 从K2输出到FPGA的AA8K3 AA10 从K3输出到FPGA的AA10K4 AB8 从K4输出到FPGA的AB8K5 AC5 从K5输出到FPGA的AC5K6 AE3 从K6输出到FPGA的AE3K7 AE4 从K7输出到FPGA的AE4K8 U8 从K8输出到FPGA的U5表1-2 拨动开关与FPGA管脚连接表LED灯与FPGA的接口电路如图1-2所示，当FPGA与其对应的端口为高电平时LED就会发光，反之LED灯灭。
其与FPGA对应的管脚连接如表1-3所示。
图1-2 LED灯与FPGA接口电路信号名称对应FPGA管脚名说明LED1 L5 从FPGA的L5至LED1LED2 M5 从FPGA的M5至LED2LED3 T7 从FPGA的T7至LED3LED4 U7 从FPGA的U7至LED4LED5 Y4 从FPGA的Y4至LED5LED6 AB5 从FPGA的AB5至LED6LED7 AB3 从FPGA的AB3至LED7LED8 AD4 从FPGA的AD42至LED8表1-3 LED灯与FPGA管脚连接表四、实验步骤下面将通过这个实验，向读者介绍QUARTUSII的项目文件的生成、编译、管脚分配以及时序仿真等的操作过程。
1、建立工程文件1)选择开始>程序>Altera>QuartusII8.1> QuartusII8.1(32BIT)，运行QUARTUSII软件。
或者双击桌面上的QUARTUSII的图标运行QUARTUSII软件，出现如图1-3所示，如果是第一次打开QUARTUSII软件可能会有其它的提示信息，使用者可以根据自己的实际情况进行设定后进入图1-3所示界面。
图1-3 QUARTUSII软件运行界面2)选择软件中的菜单File>New Project Wizard，新建一个工程。
如图1-4所示。
3）点击图1-4中的NEXT进入工作目录，工程名的设定对话框如图1-5所示。
第一个输入框为工程目录输入框，用户可以输入如e:/eda等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。
第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。
用户可以设定如EXP1，一般情况下工程名称与实体名称相同。
使用者也可以根据自已的实际情况来设定。
图1-4 新建工程对话框图1-5 指定工程名称及工作目录4）点击NEXT，进入下一个设定对话框，按默认选项直接点击NEXT进行器件选择对话框。
如图1-6所示。
这里我们以选用CycloneIII系列芯片EP3C80F780C8为例进行介绍。
用户可以根据使用的不同芯片来进行设定。
图1-6 器件选择界面首先在对话框的左上方的Family下拉菜单中选取CycloneII，在中间右边的Speed grade下拉菜单中选取8，在左下方的Available devices框中选取EP3C80F780C8，点击NEXT完成器件的选取，进入EDA TOOL设定界面如图1-7所示。
图1-7 EDA TOOL对话框5）按默认选项，点击NEXT出现新建工程以前所有的设定信息，如图1-8所示，点击FINISH完成新建工程的建立。
图1-8 新建工程信息2、建立图形设计文件1）在创建好设计工程后，选择File>NEW…菜单，出现图1-9所示的新建设计文件类型选择窗口。
这里我们以建立图形设计文件为例进行说明，其它设计输入方法与之基本相同。
图1-9 新建设计文件选择窗口2）在New对话框（图1-9）中选择Device Design Files页下的Block Diagram/Schematic File，点击OK按钮，打开图形编辑器对话框，如图1-10所示。
图中标明了常用的每个按钮的功能。
图1-10 QUARTUSII图形编辑器对话框QUARTUSII图形编辑器也称块编辑器（Block Editor），用于以原理图（Schematics）和结构图（Block Diagrams）的形式输入和编辑图形设计信息。
QUARTUSII图形编辑器可以读取并编译结构图设计文件（Block Design File）和MAXPLUSII图形设计文件（Graphic Design Files），可以在QUARTUSII软件中打开图形设计文件并将其另存为结构图设计文件。
在QUARTUSII图形编辑器窗口（图1-10）中，根据个人爱好，可以随时改变Block Editor的显示选项，如导向线和网格间距、橡皮筋功能、颜色以及基本单元和块的属性等。
3）在这里以用原理图输入设计一个三八译码器为例，介绍基本单元符号输入方法的步骤。
在图1-10所示的图形编辑器窗口的工件区双击鼠标的左键，或点击图中的符号工具按钮，或选择菜单Edit>Insert Symbol…，则弹出如图1-10所示的Symbol对话框。
图1-10 Symbol对话框4）用鼠标点击单元库前面的“+”号，展开单元库，用户可以选择所需要的图元或符号，该符号则显示在右边的显示符号窗口，用户也可以在符号名称里输入你所需要的符号名称，点击OK按钮，所选择的符号将显示在图形编辑器的工件工域。
5）参考图1-11所示，将要选择的器件符号放置在图形编辑器的工件区域，用正交节点工具将原件边接起来，然后定义端口的名称。
在这个例子里，定义三个输入为A、B、C，定义八个输出为D0、D1、D2、D3、D4、D5、D6、D7。
用户也可以根据自己的习惯来定义这些端口名称。
6）完成图形编辑的输入之后，需要保存设计文件或重新命名设计文件。
选择File>Save As…项，出现如图1-12所示对话框，选择好文件保存目录，并在文件名栏输入设计文件名。
如需要将设计文件添加到当前工程中，则选择对话框下面的Add file to current project复选框，单击保存按钮即可保存文件。
需要注意的是，在整个设计文件保存的过程当中，都需要遵循设计输入法的一般规则。
图1-11 设计文件的输入图1-12 保存设计文件对话框3、对设计文件进行编译QUARTUSII编译器窗口包含了对设计文件处理的全过程。
在QUARTUSII软件中选择Processing>Compiler Tool菜单项，则出现QUARTUSII的编译器窗口，如图1-13所示，图中标明了全编译过程各个模块的功能。
图1-13 QUARTUSII编译器窗口需要说明的是在进行设计文件的综合和分析，也可以单独打开某个分析综合过程不必进行全编译界面。
当完成上述窗口的设定后，点击START按钮进行设计文件的全编译。
如果文件有错，在软件的下方则会提示错误的原因和位置，以便于使用者进行修改直到设计文件无错。
整个编译完成，软件会提示编译成功，如图1-14所示。
图1-14 全编译成功界面4、管脚分配在前面选择好一个合适的目标器件（在这个实验中选择为EP3C80F780C8），完成设计的分析综合过程，得到工程的数据文件以后，需要对设计中的输入、输出引脚指定到具体的器件管脚号码，指定管脚号码称为管脚分配或管脚锁定。
这里介绍两种方法进行管脚锁定。
1）点击Assignments菜单下面的Assignment Editor，进入到引脚分配窗口。
如图1-15所示。
图1-15 进入引脚分配界面首先将要分配管脚的信号放置在To下方。
双击To下方的《New》，如图1-15所示则会出现如图1-16所示界面。
图1-16 信号选择对话框选择Node Finder…进入如图1-17所示的Node Finder对话框界面。
按图1-17中样例设置参数。
在Filter窗口选择Pins：all，在Named窗口中输入“*”，点击List在Nodes Found窗口出现所有信号的名称，点击中间的按钮则Selected Nodes窗口下方出现被选择的端口名称。
双击OK按钮，完成设置。
进入管脚分配窗口，如图1-18所示。
图1-17 Node Finder对话框图1-18 管脚分配在图1-18中以锁定端口A的管脚为例，其它端口的管脚锁定与其基本一致。
选择端口A的对应Assignment Name 待其变为蓝色，双击之，出现下拉菜单选取如图1-18所示的Location （Accepts wildcards/groups）选项。
选择端口A的对应V alue栏，待其变为蓝色，依照表1-2和表1-3所示的硬件与FPGA的管脚连接表（或附录），输入对应的管脚名AG12，按回车键，软件将自动将其改为PIN_AG12，同时蓝色选择条会自动跳转到Value栏的下一行，这表明软件已经将输入端口A分配到FPGA的AG12引脚上，如图1-19所示。