可逆计数器的设计

EDA设计基础实验课程论文

题目可逆计数器的设计

学院电子工程学院

专业班级通信081班

学生姓名王力宏

指导教师大力会

2013年6月12日

摘要

本设计介绍了Verilog-HDL语言在可逆计数器的具体应用,给出了仿真波形并下载到FPGA开发板上实际验证。说明了实现电子电路的自动化设计(EDA)过程和EDA技术在现代数字系统中的重要地位及作用.

关键词：Verilog-HDL EDA FPGA开发板仿真

Abstract

This design describes the Verilog-HDL language in reversible counter the specific application, the simulation waveforms downloaded to the FPGA development board and the actual verification. Illustrates the realization of electronic circuit design automation (EDA) process and EDA technology in the modern digital systems in an important position and role. Keywords: State Machine Verilog-HDL EDA FPGA development board Simulation

目录

摘要.................................................................... I Abstract.................................................................. I 第1章绪论. (2)

1.1 概述 (2)

1.1.2 EDA的发展趋势 (2)

1.2 硬件描述语言 (3)

1.3 FPGA介绍 (4)

第2章可逆计数器设计的基本理论 (6)

2.1 设计原理 (6)

2.2 电路设计系统仿真 (6)

2.2.1 编辑文件 (6)

2.3.2 创建工程 (6)

2.3.2 仿真 (7)

第3章系统的仿真结果 (9)

3.1 编译成功 (9)

3.2 波形图 (10)

3.3 原理图 (11)

第4章心得体会 (12)

结论 (13)

参考文献 (14)

附录1 (15)

致谢 (17)

第1章绪论

1.1 概述

EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

1.1.1EDA技术的优势

1.用HDL对数字系统进行抽象的行为与功能描述到具体的内部线路结构，从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可以大大降低设计成本，缩短设计周期。

2.EDA工具之所以能够完成各种自动设计过程，关键是有种类库的支持，如逻辑仿真时的模拟库、逻辑综合时的综合库、版图综合时的版图库、测试综合时的测试库等。

3.某些HDL本身也是文档型的语言（如VHDL），极大地简化了设计文档的管理。

4.EDA中最为瞩目的功能，最具现代化电子设计技术特征的功能，是日益强大的逻辑设计仿真测试技术。极大地提高了大规模系统电子设计的自动化程度。

1.1.2 EDA的发展趋势

1.超大规模集成电路的集成度和工艺水平不断提高，深亚微米（Deep-Submicron）工艺，如0.13um、90nm已经走向成熟，在一个芯片上完成的系统级的集成已经成为可能。

2.由于工艺不断减小，在半导体材料上的许多寄生效应已经不能简单地补码忽略，这就对EDA工具提出了更高的要求。同时，也使得IC生产线的投资更为巨大。

3.高性能的EDA工具得到长足的发展，其自动化和智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境。

4.市场对电子产品提出了更高的要求，从而也对系统的集成度不断提出更高的要求。同时，设计的效率也成了一个产品能否成功的因素，促使EDA工具应用更为广泛。

1.2 硬件描述语言

硬件描述语言（Hardware Description Language ）是硬件设计人员和电子设计自动化（EDA）工具之间的界面。其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。即利用计算机的巨大能力对用Ｖerilog HDL 或 VHDL 建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表（Netlist），根据网表和某种工艺的器件自动生成具体电路，然后生成该工艺条件下这种具体电路的延时模型。仿真验证无误后，用于制造 ASIC 芯片或写入 CPLD 和 FPGA 器件中。

随着 PC 平台上的 EDA 工具的发展，PC 平台上的 Verilog HDL 和 VHDL 仿真综合性能已相当优越，这就为大规模普及这种新技术铺平了道路。目前国内只有少数重点设计单位和高校有一些工作站平台上的 EDA 工具，而且大多数只是做一些线路图和版图级的仿真与设计，只有个别单位展开了利用 Verilog HDL 和 VHDL 模型（包括可综合和不可综合）的进行复杂的数字逻辑系统的设计。随着电子系统向集成化、大规模、高速度的方向发展，HDL 语言将成为电子系统硬件设计人员必须掌握的语言。

1.2.1 VHDL 语言

VHDL(Very High Speed Integrated Circuit Hardw are Description Language，超高集成电路硬件描叙语言)诞生于 1982 年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为 IEEE(The Institute of Electrical and Electronics)的一种工业标准硬件描叙语言。VHDL 主要用于描述数字系统的结构、行为、功能和接口，非常适合用于可编程逻辑芯片的应用设计。除了含有许多具有硬件特征的语句外，VHDL 的语言形式和描述风格与

句法十分类似于一般的计算机高级语言。VHDL 的程序特点是将一项工程设计，或称为设计实体（可以是个元件、电路模块或一个系统）分成外部（或称可示部分，即端口）和内部（或称为不可视部分，即结构体）两部分，外部负责对设计实体和端口引脚命名和说明，内部负责对模块功能和算法进行描述。在对一个设计实体定义了外部界面后，一旦其内部结构、功能开发完成，即可生成共享功能模块，这就意味着，在顶层综合或其他设计中可以直接调用这个实体模块。VHDL 具有较强的行为描述能力，可避开具体的器件结构，从逻辑功能和行为上进行描述和设计。

1.2.2 Verilog HDL语言

Verilog HDL 是在 1983 年，由GDA（Gate Way Design Automatio）公司的 Phil Moorby首创的。Phil Moorby 后来成为Verilog－XL 的主要设计者和（Cadence Design System)的第一个合伙人。在 1984-1985 年Moorby设计出第一个关于 Verilog－XL 的仿真器，1986年他对Verilog HDL的发展又作出另一个巨大贡献，提出了用于快速