Modelsim NC-Verilog仿真理解

Modelsim/NC-Verilog仿真理解

仿真（Simulation），也称为模拟，是对所有集成电路或系统的一种检测方法。用户可以在设计过程中对整个系统和部分模块进行仿真，即在计算机上用仿真软件验证功能是否正确、各部分的时序配合是否正确。如果有问题可以随时进行修改，从而避免逻辑错误。高级的仿真软件还可以整个系统设计性能进行评估。设计规模越大就越需要进行仿真。

仿真包括功能仿真和时序仿真。在设计输入阶段按进行仿真，不考虑信号延时等因素成为功能仿真，又称前仿真；时序仿真又称为后仿真，他在选择了具体器件并完成了布局布线以后进行的含定时关系的仿真。由于不同器件的内部延时不同，不同的布局、布局方案也给延时造成了很大的影响，因此在设计实现后，对网络和逻辑块进行延时仿真，分析定时关系，估计设计性能非常有必要。

要进行电路仿真必须有仿真器的支持。常用的Verilog仿真器有：ModelSim、Verilog-XL、NC-Verilog和VCS等。下面我们简单介绍下我们常用到的ModelSim、NC-Verilog两款仿真软件特点、区别。

一、ModelSim

ModelSim是Mentor Graphics子公司ModelSim Technology的产品，是业界优秀的HDL 语言仿真软件之一，它是编译型的VerilogHDL/VHDL混合仿真器。MoselSim可以在同一设计中单独或混合使用Verilog HDL和VHDL，允许Verilog HDL模块调用VHDL的实体，或用VHDL模块调用Verilog HDL的实体。由于ModelSim是编译型仿真器，使用编译后的HDL 库进行仿真，因此在进行仿真前，必须所有待仿真的HDL文件编译成为HDL仿真库，在编译时使源文件获得优化，提高了仿真速度。

Model Sim只完成逻辑功能的仿真，并不考虑具体使用什么器件，学习HDL或者设计逻辑的时候compile一次所用的时间很短，便于调试找出逻辑的错误。所以初学仿真推荐使用Model Sim。

ModelSim可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow 窗口查看某一单元或模块的输入输出的连续变化。

ModelSim提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度

快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。它支持PC、UNIX、LIUNX混合平台。

Modelsim运行方式有4种：（1）用户图形界面模式。（2）交互式命令行模式：ModelSim 支持GUI和DOS命令双重操作，我们在不显示modelsim的可视化界面的情况下，可通过命令控制台输入的命令完成所有工作。（3）Tcl和宏模式：编写可执行扩展名为do或者Tcl 语法文件。（4）批处理模式：批处理模式所有操作都在后台进行，用户看不到Modelsim的界面，也不需要交互式输入命令。当工程很大，文件比较多时，用批处理比较方便。直接运行批处理文件,在后台调用Modelsim，执行Modelsim的脚本文件。

二、NC-Verilog

1984-1985年间，Cadence公司设计出Verilog-XL的仿真器。1986年，他提出了用于快速门级仿真的XL算法。Verilog-XL是一个解释仿真器。“解释”是指有一个运行时间的解释工具执行每一条Verilog指令并且与事件队列进行交流。由于它是一个解释程序，所以它的仿真速度并不是很快。

NC-Verilog是Verilog-XL的升级版, 它采用Native-Compiled技术, 无论仿真速度, 处理庞大设计能力, 编辑能力, 记忆体容量和侦错环境都以倍数升级。NC-Verilog是一个编译仿真器，它是基于事件算法的仿真器。仿真器读入Verilog HDL描述并进行仿真以反映实际硬件的行为。也就是它把Verilog代码转换成一个C程序，然后再把该C程序编译成仿真器。因此它启动得稍微慢一些，但这样生成的编译仿真器运行得要比Verilog-XL的解释仿真器快很多。它也与Verilog-2001标准的大部分兼容，且在不断更新，因此包含了越来越多的高级应用特点。

当采用交互模式时，可以使用Tcl命令和针对NC Verilog的Tcl扩展命令修改设计和控制仿真。

NC-Verilog具有以下优点：

（1）业界第一的性能加快设计验证

NC-Verilog 为Verilog 设计提供了业界第一的模拟性能，它使用独特的内生的Incisive 一体化模拟器编译架构。它从Verilog 直接生成高效的机器码用于高速执行。结果数据结构的链表安排预处理信号行为和最大化现代计算平台缓存算法的效率。

（2）64位机器上设计超过1亿门的芯片

NC-Verilog 64位容量能够模拟大于1 亿门的电路设计。

（3）用一体化的事务/信号视窗使效率最大化

一体化的NC-Verilog 模拟和调试环境使得很容易管理多个设计的运行和分析设计与测试平台。它的事务/波形视窗和原理图追踪器能迅速追踪设计行为到源代码。NC-Verilog源代码视窗让设计者检查他们的设计，设置断点控制模拟执行，和以交互模式或者后处理调试模式访问模拟结果。Tcl/TK支持能让你定制和集成应用程序到环境。工业标准的应用程序编程接口，比如VPI、PLI、OMI以及编译SDF支持用户自定义检查和分析，项目设计团队只需学习使用一个环境。

（4）集成化的代码覆盖保证全面的验证

NC-Verilog 提供广泛的覆盖度量用于决定怎样对设计执行测试。包括模块覆盖、路径覆盖、表达式覆盖、状态变量覆盖、状态序列覆盖以及切换覆盖。集成化的覆盖分析和显示工具能让你迅速决定是否需要开发另外的测试电路。

（5）通过完全兼容的升级到Incisive验证平台获得终极的验证速度和效率

NC-Verilog完全兼容Incisive验证平台，设计团队能够很容易升级到Incisive一体化的模拟器和Incisive-XLD团队验证平台工具。Incisive验证平台是世界上第一个支持一体化设计方法的验证系统，是业界最快速、最高效的验证系统，涵盖从系统设计到片上系统的整个设计领域。它支持Verilog HDL、VHDL、SystemC、SystemC验证库、PSL/Sugar断言，以及按需加速。

（6）来自超过30家ASIC供应商的经过认证的库保证精确性

NC-Verilog 提供了高性能、高容量的Verilog 模拟，它包括事务/信号检视、集成化的覆盖分析和支持大多数Verilog 2001特性。

三、两者比较：

（1）ModelSim是编译型的混合仿真器，基于直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术。NC-Verilog是一个编译仿真器，它是基于事件算法的仿真器，一般它的仿真速度要快于ModelSim。

（2）MoselSim可以在同一设计中混合使用Verilog HDL和VHDL，而NC-Verilog则不能。

（3）ModelSim可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句。而NC-Verilog则不能。

（4）Modelsim运行方式有4种：用户图形界面模式、交互式命令行模式、Tcl和宏模式、批处理模式。当交互模式下，可以使用Tcl命令和Tcl扩展命令修改设计和控制NC-Verilog 仿真。相比ModelSim，Verilog代码编辑界面、运行模式不够友好。