74ls138二进制译码器 ppt
74ls138二进制译码器_ppt课件
因此，正确连接控制输入端使译码器处于工作 状态，将 Y1 、Y３ 、Y５ 、Y６ 、Y７ 经一个与非门输 出，A2、A1、A0分别作为输入变量A、B、C，就可实 现组合逻辑函数。
F (A, B,C) m(1,3,5,6,7)
Y1 Y3 Y5 Y6 Y7
仿真
图3-10 例3-4电路图
S为控制端
（又称使能端）
S=1 译码工作
S=0 禁止译码，
输出全1
S S1 S2 S3
为便于理解功能
而分析内部电路
译码输入端
Y内i 部S电 m路i (图i 0,1,2,7)
输出端
高电平 有效
表3-6 74LS138的功能表
低电平 有效
禁止 译码
译 码 工 作
译中为0低电平有 Fra bibliotek输出Yi S mi (i 0,1,2,7)
2. 应用举例
A3 =0时，片Ⅰ工作，片Ⅱ禁止
(1)功能扩展(利用使能端实现)
仿真
扩展位 控制
图使3能-9 端用两片A734=LS11时38，译片码器Ⅰ构禁成止4线，—片16Ⅱ线工译作码器
(2) 实现组合逻辑函数F（A，B，C）
F(A, B,C) mi (i 0 ~ 7)
3.3.1 二进制译码器
输入：二进制代码（N位）， 输出：2N个，每个输出仅包含一个最小项。
输入是三位二进 制代码、有八种状态， 八个输出端分别对应 其中一种输入状态。 因此，又把三位二进 制译码器称为3线—8 线译码器。
图3-7 三位二进制译码器的方框图
1. 74LS138的 逻辑功能 仿真
负逻辑 与非门
F(A, B,C) m(1,3,5,6,7)
74LS138译码器引脚图逻辑图及功能表
rapaste】74LS138译码器引脚图逻辑图及功能表
74LS138芯片是常用的3-8线译码器，ls是ttl的，他的coms版本叫74HC138。
常用在单片机和数字电路的译码电路中，74LS138真值表是大家最常查询的，下面我给大家介绍一下他的相关资料，以方便各位同学或者朋友。
真值表：
上表中x表示为任意输入状态，在片选使用状态下输入中8线始终只有1线为0，此74HC138芯片在单片机系统中极大限度的起到了扩展IO资源的作用，只要用单片机的2个io引脚资源就能控制8个输出，而且程序的编制也容易实现。
拓展
式（3.3.8）表明时第（1）片74LS138工作而第（2）片74LS138禁止，将的0000～0111这8个代码译成8个低电平信号。
而式（3.3.9）表明时，第（2）片74LS138工作，第（1）片74LS138禁止，将的1000～1111这8个代码译成8个低电平信号。
这样就用两个3线－8线译码器扩展成一个4线－16线的译码器了。
同理，也可一用两个带控制端的4线－16线译码器接成一个5线-32线译码器。
例2．74LS138 3－8译码器的各输入端的连接情况及第六脚（）输入信号A的波形如下图所示。
试画出八个输出引脚的波形
解：由74LS138的功能表知，当（A为低电平段）译码器不工作，8个输出引脚全为高电平，当（A为高电平段）译码器处于工作状态。
因所以其余7个引脚输出全为高电平，因此可知，在输入信号A的作用下，8个输出引脚的波形如下：
即与A反相；
其余各引脚的输出恒等于1（高电平）与A的波形无关。
74LS138中文资料[1]
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54138/741383线－8线译码器 简要说明： 138为3线－8线译码器，共有54/74S138和54/74LS138两种线路结构型式，其主要电特性的典型值如下：型号T pd (ABC->Y)(3级)P D CT54S138/CT74S1388ns 245mW CT54LS138/CT74LS13822ns32mW当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A 、B 、C ）的二进制编码在一个对应的输出端以低电平译出。
利用G1、/(G2A)和/(G2B)可级联扩展成24线译码器；若外接一个反相器还可级联扩展成32线译码器。
若将选通端中的一个作为数据输入端时，138还可作数据分配器。
管脚图：引出端符号： A、B、C 译码地址输入端 G1 选通端 /(G2A)、/(G2B) 选通端（低电平有效） Y0～Y7 译码输出端（低电平有效）功能表：ww w.t a i -ya n.c o m/b b s/G2*=G2A＋G2B H＝高电平 L＝低电平 X＝任意 极限值 电源电压------------------------------------------------7V 输入电压54/74S138----------------------------------------5.5V 54/74LS138---------------------------------------7V 工作环境温度 54×××------------------------------ －55～125℃ 74×××------------------------------------0～70℃ 贮存温度-------------------------------------- －65～150℃推荐工作条件：CT54S138/CT74S138CT54LS138/CT74LS138最小额定最大最小额定最大单位 544．5 5 5．54．5 5 5．5电源电压Vcc744．75 5 5．254．75 5 5．25 V输入高电平电压V IH 2 2 V 54 0.8 0.7输入低电平电压V IL 740.8 0.8V输出高电平电流I OH -1000 －400 µA 54 20 4输出低电平电流I OL74208mA逻辑图ww w.t a i -ya n.c o m/b b s静态特性（T A 为工作环境温度范围）`S138 `LS138 参数 测试条件【1】 最小最大最小最大 单位 VIK 输入钳位电压Vcc 最小 IIK=－12mA-1.2 -1.5 V 54 2.52.5VOH 输出高电平电压 Vcc=最小，VIH=2V,VIL=最大，IOH=最大 74 2.7 2.7 V54 0.50.4 VOL 输出低电平电压 VCC=最小,VIH=2V,VIL=最大,IOL=最大 740.50.5 VVI=5.5V 1II 最大输入电压时输入电流 Vcc=5VVI=7V0．1 mA IH 输入高电平电流Vcc=5V，VIH＝2.7V 50 20 μA VI=5.5V 1II 最大输入电压时输入电流 Vcc=最大VI=7V0.1 mA IIH 输入高电平电流 Vcc=最大 VIH=2.7V50 20 μA VIL=0.4V -0.4 VIL 输入低电平电流 Vcc=最大VIL=0.5V-2 mA 54-40 -100-6 -40 IOS 输出短路电流Vcc=最大 74－40-100-5 -42 mA Icc 电源电流Vcc=最大7410mA【1】：测试条件中的“最大”和“最小”用推荐工作条件中的相应值。
实验4组合逻辑器件的应用(I)-译码器及其应用—74LS138、74LS148
3 实验设备与器件
3 实验设备与器件
KHM-2B型模拟实验装置
4 实验内容及步 骤
4 实验内容及步骤
实验项目
74LS138译码器逻辑功能测试； 用74LS138构成时序脉冲分配器； 用两片74LS138构成一个4-16线译码器（两组结合）； 74LS148优先编码器的逻辑功能测试。 数码显示小实验。
掌握用集成译码器、编码器组合逻辑电路的
方法；
熟悉数码管的使用。
2 实验原理
2 实验原理
译码器
一个多输入、多输出的组合逻辑电路；
作用：“翻译”；
用途：1. 代码转换 2. 终端数字显示 3. 数据分配
4. 存储器寻址 5. 组合控制信号；
分类：通用译码器和显示译码器，通用译码器又有变 量译码器、代码变换译码器。
4 实验内容及步骤
5 实验报告要求
5 实验报告要求
复习有关译码器和分配器的原理； 用译码器、优先译码器对实验内容中各函数式进行
预设计。
认真仔细、整洁干净、内容充实、数据准确
下次实验内容：组合逻辑电路的应用-74LS151/153
谢谢！
2 实验原理
74LS138组合4/16译码器
如图，问第一片和第二片分别负责哪些状态？
2 实验原理
8-3线优先编码器-74LS148
74LS148的逻辑图和引脚图
真值表
2 实验原理
数码显示译码器
LED数码管
（a）共阴 （b）共阳
2 实验原理
数码显示译码器
BCD码七段译码驱动器
引脚图
Z A B C A B C A BC ABC
Y0 A2 A1 A0 Y1 A2 A1 A0 Y2 A2 A1 A0 Y3 A2 A1 A0
数字电路译码器PPT课件
(2) 写出标准与—或表达式→与
S1
非表达式。
S2
Y1 ABC ABC C
S3
= ABC ABC ABC ABC ABC
74LS138
= m1 m3 m5 m6 m7
Y 9 A3 A2 A1A0 …
Y 15 A3 A2 A1A0
第27页/共45页
A
S1
S2
S3
D
C B
(4) 画连线图
令A3=A、A2=B、A1=C、A0=D
S1 S2 S3
& Y
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6.2.3 显示译码器
能够显示数字的器件称为数字显示器。 显示译码器----将与数字对应的二进制代码翻译成数字 显示器所能识别的信号的译码器。
Y3 A2 A1A0 m3
Y4 A2 A1 A0 m4
Y5 A2 A1A0 m5
令A2=A、A1=B、A0=C
Y6 A2 A1 A0 m6 Y7 A2 A1A0 m7
Y m1m3 m5 m6 m7 Y1Y 3Y 5Y 6Y 7
Y2 m0 m7 Y 0Y 7
第24页/共45页
第26页/共45页
(3) 将逻辑函数式和4-16译码器输出表达式比较
Y 0 A3 A2 A1A0
Y 1 A3 A2 A1A0 Y 2 A3 A2A1A0 … Y 7 A3A2 A1A0
Y 8 A3 A2 A1A0
令A3=A、A2=B、A1=C、A0=D
F m0 m1m3 m14 m15 Y 0Y 1Y 3Y 14Y 15
S1
74ls138译码器引脚图
秦驰74LS138译码器引脚图，逻辑图及功能表作者：尼士来源：时间：2009-1-1 10:50:30 阅读次数：39737 74LS138与74HC的引脚图用与非门组成的3线-8线译码器74LS1383线-8线译码器74LS138的功能秦驰无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。
如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。
当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出由上式可以看出，同时又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。
71LS138有三个附加的控制端、和。
当、时，输出为高电平（S＝1），译码器处于工作状态。
否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。
这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。
带控制输入端的译码器又是一个完整的数据分配器。
在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。
这就不难理解为什么把叫做地址输入了。
例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。
【例3.3.2】试用两片3线-8线译码器74LS138组成4线-16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。
解：由图3.3.8可见，74LS138仅有3个地址输入端。
如果想对4位二进制代码，只能利用一个附加控制端（当中的一个）作为第四个地址输入端。
取第（1）片74LS138的和作为它的第四个地址输入端（同时令），取第（2）片的作为它的第四个地址输入端（同时令），取两片的、、，并将第（1）片的和接至，将第（2）片的接至，如图3.3.9所示，于是得到两片74LS138的输出分别为图3.3.9 用两片74LS138接成的4线－16线译码器式（3.3.8）表明时第（1）片74LS138工作而第（2）片74LS138禁止，将的0000～0111这8个代码译成8个低电平信号。
电子器件74LS138详解
74LS138的使用实验一、实验目的及原理（一）实验目的：1．加深理解用门电路组成的译码器器的工作原理。
2．学习利用给定的器件设计、调试组合逻辑电路的方法掌握译码器的功能测试方法及应用（二）实验原理：1、74LS138译码器简介译码器是的一个重要的器件，其可以分为：变量译码和显示译码两类。
变量译码一般是一种较少输入变为较多输出的器件，一般分为2n译码和译码两类。
显示译码主要解决显示成对应的十、或十六进制数的转换功能，一般其可分为驱动LED和驱动LCD两类。
是的逆过程，在编码时，1每一种，都赋予了特定的含义，即都表示了一个确定的或者。
把代码状态的特定含义“翻译”出来的过程叫做译码，实现译码操作的电路称为译码器。
或者说，译码器是可以将输入二进制代码的状态翻译成输出信号，以表示其原来含义的。
根据需要，输出信号可以是，也可以是或者。
本实验中所用的译码器为变量译码器（又称二进制译码器）用以表示输入变量的状态，如2线—4线、3线—8线和4线—16线译码器。
以3为例进行分析。
线—译码器74LS13874LS138有3个附加的控制端G1、G2B、G2A。
当G1=1、G2B+G2A=0时，译码器处于工作状态。
否则译码器被禁止，所有的输出端被锁在高电平。
它的逻辑图如下图所示：22、常用的显示器件工作原理在中常见的数码显示器通常有：发光二极管(LED数码管)和液晶显示数码管(LCD数码管)两种。
发光二极管数码管是用发光二极管构成显示数码的笔划来显示数字，由于发二极管会发光，故LED数码管适用于各种场合。
液晶显示数码管是利用液晶材料在交变电压的作用下晶体材料会吸收光线，而没有交变电场作用下有笔划不会听吸光，这样就可以来显示数码，但由于液晶材料须有光时才能使用，故不能用于无外界光的场合（现在便携式电脑的液晶显示器是用背光灯的作用下可以在夜间使用），但液晶显示器有一个最大的优点就是耗电相当节省，所以广泛使用于小型计算器等小型设备的数码显示。
74LS138D译码器真值表仿真以及逻辑分析_数字电子电路分析与应用_[共2页]
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附录 Multisim 软件介绍及应用实例
– 211 –
2．连接电路
将元件之间用导线连接好，并连接好仪器，得到附图1.5.3所示电路。
附图1.5.3 8421码转余3码电路图
3．仿真结果分析
附图1.5.3中可以看出，输入为“0000”，输出为“0011”，其他的状态可以单击开关来改变输入的值，从而得到对应的输出余3码值，依次如表8.5.1所示，同学们可以依次验证。
附表1.5.1 8421转余3码真值表
1.5.2 74LS138D 译码器真值表仿真以及逻辑分析
74LS138D 译码器真值表的仿真测试可用图1.5.4来实现，即输入部分用单刀双掷开关来改变输入信号的高、低电平，输出用指示灯的亮和灭来指示高低电平的状态，就可看哪个通道处在译码状态。
若该通道就输出低电平（唯一性），该通道对应的输出指示灯就会亮。
也可以调用虚拟仪器工具栏中的字函数信号发生器XWG1和逻辑分析仪XLA2，组成译码器的仿真电路。
字函数信号发生器（Word Generator ）是一个最多能产生32位同步数字信号的多路逻辑信号源，也称为数字逻辑信号源。
逻辑分析仪（Logic Analyzer ）用于数字逻辑信号的高速采集和时序分析。
1．元件清单、仪器和选取途径
集成3-8译码器74LS138N ：Place TTL →74LS →74LS138D 。
电源和地：Place Sources →V CC ；Place Sources →DGND 。
字函数信号发生器：单击虚拟仪器图标即可。
逻辑分析仪：单击虚拟仪器图标即可。
电子线路设计-74LS138译码器的介绍
图 3线-8线译码器逻辑图与引脚图
74LS138的功能表
输入
输出
G1
G2A
G2A
c
B
A
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
X
1
1
X
X
X
1
1
1
1
1
1
1
1
0
X
X
X
X
X
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
1
1
0
1
1
1
1
1
1
1
0
0
0
1
0
1
1
0
1
1
1
1
1
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是CC4514译码输出为高电平有效，而CC4515译码输出为低电平有效。
74LS138译码器的识别与检测
1、识别
2、检测
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2.1编码器、译码器PPT
Y1 I7 I7 I6 I7 I6 I5 I4 I3 I7 I6 I5 I4 I3 I2 I7 I6 I5 I4 (I3 I2 )
Y0 I7 I7 I6 I5 I7 I6 I5 I4 I3 I7 I6 I5 I4 I3 I2 I1 I7 I6 I5 I6 I4 I3 I6 I4 I2 I1
二进制译码器
1、2位二进制译码器：
输入 输 出 A1 A0 Y3 Y2 Y1 Y0
1） 真值表 2） 输出表达式 3） 逻辑图
Y0=A1A0=m0 Y1=A1A0=m1 Y2=A1A0=m2 Y3=A1A0=m3
S 为控制端（片选端、使能端）
0 00 0 0 1 0 10 0 1 0 1 00 1 0 0 1 11 0 0 0
n和m的关系 m≤2n,这样才能保证对应一组输入代码，有且
仅有一个输出与之对应。
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二．二进制译码器
输入端为n个，则输出端为2n个，且对应于输入 代码的每一种状态，2n个输出中只有一个为1（或为 0），其余全为0（或为1）
2线—4线译码器 3线—8线译码器 4线—16线译码器
27
逻辑功能：将输入的每个代码分别译成高电平（或低电平）。 常用有：二进制译码器 、二—— 十进制译码器 、 显示译码器。
I1I 3 I 5 I 7 I 9
10
画出逻辑电路图如下：
Y3
Y2
Y1
Y0
≥1
≥1
≥1
≥1
I9 I8
I7I6I5I4
I3I2
(a) 由或门构成
I1 I0
11
Y3
Y2
Y1
Y0
&
&
&
&
74LS138管脚功能的主要 介绍
74ls138引脚图74HC138管脚图:74LS138为3 线－8 线译码器，共有54/74S138和54/74LS138两种线路结构型式，其工作原理如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。
利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反相器还可级联扩展成32 线译码器。
若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器用与非门组成的3线-8线译码器74LS1383线-8线译码器74LS138的功能表无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出引脚全为高电平1。
如果出现两个输出引脚同时为0的情况，说明该芯片已经损坏。
当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出由上式可以看出，同时又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。
71LS138有三个附加的控制端、和。
当、时，输出为高电平（S＝1），译码器处于工作状态。
否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。
这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。
带控制输入端的译码器又是一个完整的数据分配器。
在图3.3.8电路中如果把作为“数据”输入端（同时），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。
这就不难理解为什么把叫做地址输入了。
例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。
【例3.3.2】试用两片3线-8线译码器74LS138组成4线-16线译码器，将输入的4位二进制代码译成16个独立的低电平信号。
电子技术基础(数字部分)译码器74LS138功能验证实验
试验二译码器74LS138功效验证试验
试验目标：
验证译码器74LS138功效；掌握74LS138作为数据分配器时应用。
试验器材：
数字逻辑试验箱一个；数字万用表一个；5V电源一个；导线若干；
（1）验证74LS138功效：
74LS138为3-8译码器，试验原理图以下图所表示：
LED
试验过程：分别在74LS138A2、A1、A0、E3、/E2和/E1加上高、低不一样电平，用万用表测量出输出Y7-Y0电平，统计下来，验证逻辑关系是否正确
测量结果：
试验结论：当E3输入非高电平时，不管其它输入怎样，电路输出全部为高电平，即译码器不处于工作状态；只有当E3输入为高电平，/E2和/E1同时为低电平时，译码器才处于工作状态，输出低电平有效。
（2）验证74LS138作为数据分配器时功效（设信号从/E1输入，从/Y5输出）。
电路原理以下：
试验过程以下：先将K1闭合，测量/E1引脚电平关态和/Y5引脚电平状态；再将先将K1断开，测量/E1引脚电平关态和/Y5引脚电平状态，没量结果以下：
结论： /E1引脚电平关态和/Y5引脚电平状态永远相同，说明接在/E1信号被分配到/Y5输出。
LED。
3-8线译码器74LS138
FeaturesYDesigned specifically for high speed: Memory decodersData transmission systemsY LS138 3-to-8-line decoders incorporates 3 enable in- puts to simplify cascading and/or data receptionY LS139 contains two fully independent 2-to-4-line decod- ers/demultiplexersY Schottky clamped for high performance Y Typical propagation delay (3 levels of logic)LS138 21 ns LS139 21 nsY Typical power dissipationLS138 32 mW LS139 34 mW Y Alternate Military/Aerospace devices (54LS138, 54LS139) are available. Contact a National Semicon- ductor Sales Office/Distributor for specifications.Connection DiagramsDual-in-Line PackageThese Schottky-clamped circuits are designed to be used in high-performance memory-decoding or data-routing appli- cations, requiring very short propagation delay times. In high-performance memory systems these decoders can be used to minimize the effects of system decoding. When used with high-speed memories, the delay times of these decoders are usually less than the typical access time of the memory. This means that the effective system delay intro- duced by the decoder is negligible.The LS138 decodes one-of-eight lines, based upon the con- ditions at the three binary select inputs and the three enable inputs. Two active-low and one active-high enable inputs reduce the need for external gates or inverters when ex- panding. A 24-line decoder can be implemented with no ex- ternal inverters, and a 32-line decoder requires only one inverter. An enable input can be used as a data input for demultiplexing applications.The LS139 comprises two separate two-line-to-four-line de- coders in a single package. The active-low enable input can be used as a data line in demultiplexing applications. All of these decoders/demultiplexers feature fully buffered inputs, presenting only one normalized load to its driving circuit. All inputs are clamped with high-performanceC 1995 National Semiconductor CorporationTL/F/6391RRD-B30M105/Printed in U. S. A.TL/F/6391 – 2Order Number 54LS139DMQB, 54LS139FMQB, 54LS139LMQB, DM54LS139J, D M54LS139W,DM74LS139M or D M74LS139N See NS Package Number E20A, J16A,M16A, N16E or W16ATL/F/6391 – 1 Order Number 54LS138DMQB, 54LS138FMQB, 54LS138LMQB, DM54LS138J, D M54LS138W,DM74LS138M or D M74LS138N See NS Package Number E20A, J16A,M16A, N16E or W16ADual-in-Line PackageSchottky diodes to suppress line-ringing and simplify systemdesign.54LS138/DM54LS138/DM74LS138,54LS139/DM54LS139/DM74LS139 Decoders/DemultiplexersGeneral DescriptionJune 198954LS138/DM54LS138/DM74LS138, 54LS139/DM54LS139/DM74LS139 Decoders/DemultiplexersLogic DiagramsLS138TL/F/6391 – 3LS139TL/F/6391 – 4Physical Dimensions inches (millimeters)Ceramic Leadless Chip Carrier Package (E)Order Number 54LS138LMQB or 54LS139LMQBNS Package Number E20A Array16-Lead Ceramic Dual-In-Line Package (J)Order Number 54LS138DMQB, 54LS139DMQB, DM54LS138J or DM54LS139JNS Package Number J16APhysical Dimensions inches (millimeters) (Continued)16-Lead Small Outline Molded Package (M)Order Number DM74LS138M or DM74LS139MNS Packge Number M16A16-Lead Molded Dual-In-Line Package (N)Order Number DM74LS138N or DM74LS139NNS Package Number N16ENational Semiconductor Japan Ltd.Tel: 81-043-299-2309 Fax: 81-043-299-2408National Semiconductor Hong Kong Ltd.13th Floor, Straight Block, Ocean Centre, 5 Canton Rd. Tsimshatsui, Kowloon Hong KongTel: (852) 2737-1600 Fax: (852) 2736-9960National Semiconductor EuropeFax: (a 49) 0-180-530 85 86 Email: cnjwge @ Deutsch Tel: (a 49) 0-180-530 85 85 English Tel: (a 49) 0-180-532 78 32 Fran çais Tel: (a 49) 0-180-532 93 58 Italiano Tel: (a 49) 0-180-534 16 80National Semiconductor Corporation1111 West Bardin Road Arlington, TX 76017 Tel: 1(800) 272-9959 Fax: 1(800) 737-7018LIFE SUPPORT POLICYNATIONAL’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF NATIONAL SEMICONDUCTOR CORPORATION. As used herein:1. Life support devices or systems are devices or2. A critical component is any component of a life systems which, (a) are intended for surgical implant support device or system whose failure to perform can into the body, or (b) support or sustain life, and whose be reasonably expected to cause the failure of the life failure to perform, when properly used in accordance support device or system, or to affect its safety or with instructions for use provided in the labeling, can effectiveness. be reasonably expected to result in a significant injury to the user.16-Lead Ceramic Flat Package (W)Order Number 54LS138FMQB, 54LS139FMQB, DM54LS138W or DM54LS139WNS Package Number W16APhysical Dimensions inches (millimeters) (Continued)54L S 138/D M 54L S 138/D M 74L S 138, 54L S 139/D M 54L S 139/D M 74L S 139 D e c o d e r s /D e m u l t i p l e x e r s。
74ls138译码器内部电路逻辑图功能表简单应用
74ls138译码器内部电路逻辑图功能表简单应用发布:2011-09-01 | 作者: | 来源: liaogongming| 查看:3410次 | 用户关注：74HC138:74LS138为3线－8线译码器，共有54/74S138和54/74LS138两种线路结构型式，其74LS138工作原理如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。
74LS138的作用:利用G1、/(G2A)和/(G2B)可级联扩展成24线译码器；若外接一个反相器还可级联扩展成32线译码器。
若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器用与74HC138:74LS138为3 线－8 线译码器，共有 54/74S138和 54/74LS138 两种线路结构型式，其74LS138工作原理如下：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。
74LS138的作用:利用 G1、/(G2A)和/(G2B)可级联扩展成 24 线译码器；若外接一个反相器还可级联扩展成 32 线译码器。
若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器用与非门组成的3线-8线译码器74LS138<74ls138译码器内部电路>3线-8线译码器74LS138的功能表<74ls138功能表>无论从逻辑图还是功能表我们都可以看到74LS138的八个输出管脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出管脚全为高电平1。
如果出现两个输出管脚在同一个时间为0的情况，说明该芯片已经损坏。
当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出。
(二)集成3线—8线译码器74LS138[共2页]
![(二)集成3线—8线译码器74LS138[共2页]](https://img.taocdn.com/s3/m/68945b51bceb19e8b9f6ba1f.png)
二、相关知识
（一）二进制译码器
将输入的 n 位二进制代码译成相应的 2 n 个输出信号的电路，称为二进制译码器。
2 线—4 线译码器的真值表见表 8-17。
表 8-17
2 线—4 线译码器的真值表
输入
输出
A1
A0
Y3
Y2
Y1
Y0
0
0
0
0
0
1
0
1
0
0
1
0
1
0
0
1
0
0
1
1
1
0
0
0
2 线—4 线译码器的逻辑电路如图 8-37 所示，输入端 EI 为使能控制端，低电平有效。
0
1
0
1
1
1
0
1
1
1
1
1
1
0
1
1
0
1
0
1
1
1
1
1
1
1
0
1
1
1
0
1
1
1
1
1
1
1
（3）引脚功能介绍。A2、A1、A0 为二进制译码输入端， Y7 ~Y0 为译码输出端（低电平有效）， S1、S2 、S3 为选通控制端。当 S1 = 1 ，S2 +S3 =0 时，译码器处于译码状态；当 S1=0 ，S2 +S3 =1时， 译码器处于禁止状态。
（二）集成 3 线—8 线译码器 74LS138
（1）集成译码器 74LS138 的引脚排列及逻辑功能示意图如图 8-38 所示。
图 8-37 2 线—4 线译码器逻辑图
数字电子技术04译码器ppt课件
74HC42
Y7 Y8
Y3 Y4
Y5
D
Y9
Y6
Y7 Y8
Y9
；.
15
(2)功能分析
功能表
输入为无效码时，输出均为高电平， 无有效码输出
BCD输入
输出
A3 A2 A1 A0 Y0 Y１ Y２ Y3 Y4 Y5 Y6 Y7 Y8 Y9 00000111111111
00011011111111
00101101111111
EN
I2 I3
EN
2线—4线译码器组 成4线--16线译码器
；.
5
2、集成电路译码器 （1）二进制译码器 常用的有CMOS（74HC138）和TTL（74LS138），可用74X138表示。
①74X139介绍： 74X139是双2线-4线译码器
E
E
Y0
Y0
Y1
Y1
A0
A0
Y2
Y2
A1
A1
Y3
Y3
1/2 74X139逻辑符号
例4.4.3 四片74HC138和一片74HC139构成5线32线译码器。
解：
首先列出5线－32线译码器的真值表，如表4.4.7所示。
；.
10
B4B3从00～11 共4种组合
对B4B3的一种组合 B2B1B0从000～111
；.
11
例4.4.3的逻辑图
对输入的任一组5位 码，只有一个输出端 为有效低电平。
由于译码器是低电平有效输出，所 以将最小项变换（双非）为反函数 的形式，得到：
CBA
L= m0 ·m2 ·m6 ·m7
= Y0 ·Y2 ·Y6 ·Y7
Y0
74ls138译码器
The decoder’s outputs can drive 10 low power Schottky TTL equivalent loads, and are functionally and pin equivalent to the 74LS138. All inputs are protected from damage due to static discharge by diodes to VCC and ground.
DC Output Voltage (VOUT)
− 0.5 to VCC + 0.5V
Clamp Diode Current (IIK, IOK)
± 20 mA
DC Output Current, per pin (IOUT)
± 25 mA
DC VCC or GND Current, per pin (ICC)
5.34
V
2.0V
0
0.1
0.1
V
4.5V
0
0.1
0.1
V
6.0V
0
0.1
0.1
V
IIN
Maximum Input
Current
VIN = VIH or VIL | IOUT | ≤ 4.0 mA | IOUT | ≤ 5.2 mA VIN = VCC or GND
4.5V
0.2
0.26
0.33
V
6.0V
0.2
0.26
0.33
V
6.0V
±0.1
±1.0
µA
ICC
Maximum Quiescent
VIN = VCC or GND