数字逻辑 第6章
数字逻辑全解
VCC –0.1伏 地+0.1伏
0.7VCC 0.3VCC
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21
6.1 设计空间（续）
---工艺参数
采用多个门并行实现 在输出端增加缓冲区
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20
6.1 设计空间（续）
---工艺参数
噪声容限：一种对噪声大小的度量，表示多大的噪声会使 最坏输出电压被破坏成为不可识别的输入值。
VOHmin 输出为高态时的最小输出电压。 VOLmax 输出为低态时的最大输出电压。 VIHmin 能保证被识别为高态时的最小输入电压。 VILmax 能保证被识别为低态时的最大输入电压。
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第6章 背景知识专题（续）
思考与报告6.2
2012年诺贝尔物理学奖
2012年诺贝尔物理学奖的获奖者为法国科学家沙吉·哈罗彻（Serge Haroche）与美国科 学家大卫·温兰德（David J. Winland），获奖理由是“突破性的试验方法使得测量和操 纵单个量子系统成为可能”。他们的突破性的方法，使得这一领域的研究朝着基于量子 物理学而建造量子计算机迈出了第一步。就如传统计算机在上世纪的影响那样，或许量 子计算机将在本世纪以同样根本性的方式改变我们的日常生活。
请查资料了解相关知识。
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3
第6章 背景知识专题（续）
习题
1、自学软件Multisim。 2、用一个NMOS管和一个PMOS管构成一个反相器， 测试它的传输特性，写出测试报告。 3、完成课后习题：6.4,6.5,6.6,6.7,6.10
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4
6.1 设计空间
集成电路 集成度
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数字逻辑简单课程设计
数字逻辑简单课程设计一、教学目标本课程的教学目标是使学生掌握数字逻辑的基本概念和基本方法，培养学生分析和解决数字逻辑问题的能力。
具体来说，知识目标包括：掌握数字逻辑的基本概念，如逻辑门、逻辑电路、逻辑函数等；了解数字逻辑的基本运算，如与、或、非、异或等；理解数字逻辑电路的设计方法和步骤。
技能目标包括：能够运用数字逻辑的基本概念和运算方法分析和解决简单的数字逻辑问题；能够设计简单的数字逻辑电路，并进行仿真实验。
情感态度价值观目标包括：培养学生的团队合作意识和科学探究精神，使学生认识到数字逻辑在现代科技领域中的重要地位和作用。
二、教学内容本课程的教学内容主要包括数字逻辑的基本概念、基本运算和电路设计方法。
具体来说，教学大纲安排如下：第1章：数字逻辑概述，介绍数字逻辑的基本概念和特点，理解数字逻辑与模拟逻辑的区别。
第2章：逻辑门，学习逻辑门的种类和性质，掌握逻辑门的符号表示和真值表。
第3章：逻辑电路，了解逻辑电路的组成和功能，学习逻辑电路的设计方法和步骤。
第4章：逻辑函数，掌握逻辑函数的定义和性质，学习逻辑函数的化简方法。
第5章：数字逻辑电路实例，分析常见的数字逻辑电路，如加法器、译码器、触发器等。
第6章：数字逻辑电路仿真实验，通过仿真软件进行数字逻辑电路的设计和实验。
三、教学方法为了实现本课程的教学目标，我们将采用多种教学方法，如讲授法、讨论法、案例分析法和实验法等。
在教学过程中，我们将注重理论与实践相结合，通过生动的案例分析和实验操作，激发学生的学习兴趣和主动性。
同时，我们将鼓励学生积极参与课堂讨论，培养学生的团队合作意识和科学探究精神。
四、教学资源为了保证本课程的顺利进行，我们将准备丰富的教学资源，包括教材、参考书、多媒体资料和实验设备等。
教材方面，我们将采用《数字逻辑》作为主教材，同时推荐《数字逻辑电路》等参考书供学生自主学习。
多媒体资料方面，我们将收集与课程相关的视频、动画和图片等，以直观地展示逻辑电路的工作原理和设计过程。
数字逻辑 第六章习题答案
根据真值表画出激励函数和输出函数卡诺图(略)，化简后可 得：
(5) 画出逻辑电路图 根据激励函数和输出函数表达式，可画出实现给定功能的逻 辑电路如图11所示。该电路存在无效状态10，但不会产生挂 起现象，即具有自启动功能。
7 试用与非门构成的基本R-S触发器设计一个 脉冲异步模4加1计数器。 解（1） 设电路输入脉冲为x，状态变量为 y1y0,其状态表如表9所示。
（2）该电路的状态图、状态表
（3）该电路是一个“x1—x2—x3”序列检测器。
4 分析图7所示脉冲异步时序电路，作出时间 图并说明该电路逻辑功能。
解：（1） 该电路是一个 Moore型脉冲异步时序逻辑 电路,其输出即电路状态。激 励函数表达式为
（2）电路次态真值表
（3）时间图
（4）该电路是一个模4计数器。
(4) 确定激励函数和输出函数 确定激励函数和输出函数时注意： ● 对于多余状态y2y1=10和不允许输入x2x1=11，可作为无关条 件处理； ● 当输入x2x1=00时，电路状态保持不变； ● 由于触发器时钟信号作为激励函数处理，所以，可假定次态 与现态相同时，触发器时钟信号为0，T端为d。 据此，可列出激励函数和输出函数真值表如表8所示。
（2） 根据状态表和RS触发器的功能表，可列出激 励函数真值表如表10所示。
Байду номын сангаас
（3）化简后，可得激 励函数最简表达式为：
（4）根据激励函数表达式，可画出逻辑电路 图如图12所示。
5 用D触发器作为存储元件，设计一个脉冲异 步时序电路。该电路在输入端x的脉冲作用 下，实现3位二进制减1计数的功能，当电 路状态为“000”时，在输入脉冲作用下输 出端Z产生一个借位脉冲，平时Z输出0。
(完整)数字逻辑电路第1-6章作业汇总,推荐文档
第一章单选题1(10分)、8421BCD码1001对应的余3码为∙A、0011∙B、1100∙C、1000∙D、0001参考答案： B2(10分)、-3的四位补码（含符号位）为：∙A、1011∙B、1101∙C、1110∙D、1100参考答案： B3(10分)、若1100是2421BCD码的一组代码，则它对应的十进制数是∙A、5∙B、6∙C、7∙D、8参考答案： B4(10分)、十六进制数FF对应的十进制数是∙A、253∙B、254∙C、255∙D、256参考答案： C5(10分)、二进制数111011.101转换为十进制数为：∙A、58.625∙B、57.625∙C、59.625∙D、60.125参考答案： C6(10分)、设二进制变量A=0F0H,B=10101111B,则A和B与运算的结果是∙A、10100000∙B、11111111∙C、10101111∙D、11110000参考答案： A7(10分)、-3的四位原码为：∙A、1111∙B、1010∙C、1011∙D、1101参考答案： C第二章单选题1(6分)、逻辑函数L=AB+AC的真值表中，使得L=1的输入变量组合有多少种？摩根定理参考答案： A5(6分)、若1100是2421BCD码的一组代码，则它对应的十进制数是∙A、5∙B、6∙C、7∙D、8参考答案： B6(6分)、存在多少组取值使最小项ABCD的值为0∙A、1∙B、16∙C、3∙D、7参考答案： A7(6分)、奇数个1进行异或运算的结果为：∙A、1∙B、∙C、不确定∙D、还是不确定参考答案： A8(6分)、“或非”门中的某一输入值为“0”，那么它的输出值是∙A、∙B、要取决于其它输入端的值∙C、为“1”∙D、取决于正逻辑还是负逻辑参考答案： B9(6分)、与十进制数12.5等值的二进制数为：∙A、1100.10∙B、1011.11∙C、1100.11∙D、1100.01参考答案： A10(6分)、设二进制变量A=0F0H,B=10101111B,则A和B与运算的结果是∙A、10100000∙B、11111111∙C、10101111∙D、11110000参考答案： A11(6分)、二进制数111011.101转换为十进制数为：∙A、58.625∙B、57.625∙C、59.625∙D、参考答案： C12(6分)、四变量逻辑函数Y(ABCD)的最小项m8为( )∙A、ABCD'∙B、A'BCD'∙C、AB'C'D'∙D、ABCD参考答案： C13(6分)、逻辑函数L=AB+CD的真值表中，L=1的状态有多少个？∙A、2∙B、4∙C、6∙D、7参考答案： D14(6分)、十六进制数FF对应的十进制数是∙A、253∙B、254∙C、255∙D、256参考答案： C15(6分)、-3的四位补码（含符号位）为：∙A、1011∙B、1101∙C、1110∙D、1100参考答案： B判断题16(1分)、全体最大项的和为0，任意两个最小项的乘积为1。
数字逻辑技术试卷及解析
数字逻辑技术试卷-第6章一、填空题1.根据制作工艺的不同，集成555定时电路可分为 TTL 型 和 CMOS 型 两大类。
2.施密特触发器的固有性能指标是 V T+ 、 V T - 和 ΔV T 。
3.CMOS 精密单稳态触发器中，定时元件和可在 较大 范围内选择，定时时间t w 的范围为：取值 2kΩ~30kΩ ，取值 10pF ~10μF 。
4.555定时电路由 分压器 、 比较器 、 RS 触发器 、 放电开关管 以及 输出缓冲级 几部分组成。
5.由555构成的单稳态触发器对输入触发脉冲的要求是： t re <t w 。
6.TTL 型555定时电路中的C 1和C 2是 开环的电压比较器 ，C 1同相端的参考电压是 2V CC /3 ；C 2反相端的参考电压是 V CC /3 。
定时电路构成的多谐振荡器，其振荡周期为 T=0.7(R 1+2R 2)C ，输出脉冲宽8.555定时器可以构成施密特触发器，施密特触发器具有 回差 特性，主要用于脉冲波形的 变换 和 脉冲整形 。
555定时器还可以用作多谐振荡器和 单 稳态触发器。
9.555定时电路的最基本应用电路有： 单稳态触发器 、 施密特触发器 和多谐振荡器。
10.555定时电路构成的应用电路中，当电压控制端管脚5不用时，通常对地接 一个0.01μF 的电容 ,其作用是防止 干扰 。
二、判断题1.用555定时电路构成的多谐振荡器的占空比不能调节。
（ 错 ）2.对555定时器的管脚5外加控制电压后也不能改变其基准电压值。
（ 错 ）3.用555定时器构成的施密特触发器，其回差电压不可调节。
（ 错 ）4.单稳态触发器的暂稳态维持时间的长短只取决于电路本身的参数。
（ 对 ）5.单稳态触发器只有一个稳态，一个暂稳态。
（ 对 ） 6. 555电路的输出只能出现两个状态稳定的逻辑电平之一。
（ 对 ） 7.施密特触发器的作用就是利用其回差特性稳定电路。
大学_数字逻辑第四版(欧阳星明著)课后习题答案下载
数字逻辑第四版（欧阳星明著）课后习题答案下载数字逻辑第四版（欧阳星明著）课后答案下载第1章基础概念11.1概述11.2基础知识21.2.1脉冲信号21.2.2半导体的导电特性41.2.3二极管开关特性81.2.4三极管开关特性101.2.5三极管3种连接方法131.3逻辑门电路141.3.1DTL门电路151.3.2TTL门电路161.3.3CML门电路181.4逻辑代数与基本逻辑运算201.4.1析取联结词与正“或”门电路201.4.2合取联结词与正“与”门电路211.4.3否定联结词与“非”门电路221.4.4复合逻辑门电路221.4.5双条件联结词与“同或”电路241.4.6不可兼或联结词与“异或”电路241.5触发器基本概念与分类251.5.1触发器与时钟271.5.2基本RS触发器271.5.3可控RS触发器291.5.4主从式JK触发器311.5.5D型触发器341.5.6T型触发器37习题38第2章数字编码与逻辑代数392.1数字系统中的编码表示392.1.1原码、补码、反码412.1.2原码、反码、补码的运算举例472.1.3基于计算性质的几种常用二-十进制编码48 2.1.4基于传输性质的几种可靠性编码512.2逻辑代数基础与逻辑函数化简572.2.1逻辑代数的基本定理和规则572.2.2逻辑函数及逻辑函数的表示方式592.2.3逻辑函数的标准形式622.2.4利用基本定理简化逻辑函数662.2.5利用卡诺图简化逻辑函数68习题74第3章数字系统基本概念763.1数字系统模型概述763.1.1组合逻辑模型773.1.2时序逻辑模型773.2组合逻辑模型结构的数字系统分析与设计81 3.2.1组合逻辑功能部件分析813.2.2组合逻辑功能部件设计853.3时序逻辑模型下的数字系统分析与设计923.3.1同步与异步933.3.2同步数字系统功能部件分析943.3.3同步数字系统功能部件设计993.3.4异步数字系统分析与设计1143.4基于中规模集成电路(MSI)的数字系统设计1263.4.1中规模集成电路设计方法1263.4.2中规模集成电路设计举例127习题138第4章可编程逻辑器件1424.1可编程逻辑器件(PLD)演变1424.1.1可编程逻辑器件(PLD)1444.1.2可编程只读存储器(PROM)1464.1.3现场可编程逻辑阵列(FPLA)1484.1.4可编程阵列逻辑(PAL)1494.1.5通用阵列逻辑(GAL)1524.2可编程器件设计1604.2.1可编程器件开发工具演变1604.2.2可编程器件设计过程与举例1604.3两种常用的HDPLD可编程逻辑器件164 4.3.1按集成度分类的可编程逻辑器件164 4.3.2CPLD可编程器件1654.3.3FPGA可编程器件169习题173第5章VHDL基础1755.1VHDL简介1755.2VHDL程序结构1765.2.1实体1765.2.2结构体1805.2.3程序包1835.2.4库1845.2.5配置1865.2.6VHDL子程序1875.3VHDL中结构体的描述方式190 5.3.1结构体的行为描述方式190 5.3.2结构体的数据流描述方式192 5.3.3结构体的结构描述方式192 5.4VHDL要素1955.4.1VHDL文字规则1955.4.2VHDL中的数据对象1965.4.3VHDL中的数据类型1975.4.4VHDL的运算操作符2015.4.5VHDL的预定义属性2035.5VHDL的顺序描述语句2055.5.1wait等待语句2055.5.2赋值语句2065.5.3转向控制语句2075.5.4空语句2125.6VHDL的并行描述语句2125.6.1并行信号赋值语句2125.6.2块语句2175.6.3进程语句2175.6.4生成语句2195.6.5元件例化语句2215.6.6时间延迟语句222习题223第6章数字系统功能模块设计2556.1数字系统功能模块2256.1.1功能模块概念2256.1.2功能模块外特性及设计过程2266.2基于组合逻辑模型下的VHDL设计226 6.2.1基本逻辑门电路设计2266.2.2比较器设计2296.2.3代码转换器设计2316.2.4多路选择器与多路分配器设计2326.2.5运算类功能部件设计2336.2.6译码器设计2376.2.7总线隔离器设计2386.3基于时序逻辑模型下的VHDL设计2406.3.1寄存器设计2406.3.2计数器设计2426.3.3并/串转换器设计2456.3.4串/并转换器设计2466.3.5七段数字显示器(LED)原理分析与设计247 6.4复杂数字系统设计举例2506.4.1高速传输通道设计2506.4.2多处理机共享数据保护锁设计257习题265第7章系统集成2667.1系统集成基础知识2667.1.1系统集成概念2667.1.2系统层次结构模式2687.1.3系统集成步骤2697.2系统集成规范2717.2.1基于总线方式的互连结构2717.2.2路由协议2767.2.3系统安全规范与防御2817.2.4时间同步2837.3数字系统的非功能设计2867.3.1数字系统中信号传输竞争与险象2867.3.2故障注入2887.3.3数字系统测试2907.3.4低能耗系统与多时钟技术292习题295数字逻辑第四版（欧阳星明著）：内容提要点击此处下载数字逻辑第四版（欧阳星明著）课后答案数字逻辑第四版（欧阳星明著）：目录本书从理论基础和实践出发，对数字系统的基础结构和现代设计方法与设计手段进行了深入浅出的论述，并选取作者在实际工程应用中的一些相关实例，来举例解释数字系统的设计方案。
数字逻辑课件——多谐振荡器
Vth−VDD，同样在暂态Ⅱ结束时，
US(0+) = VDD +Vth。
图6-1-3 CMOS多谐振
荡器的改进电路
8
电源VDD或逻辑门输入值电平Vth变化时，K值变化对振荡周 期T的影响减小。
0.7( R1 R2 ) C1
0.7 R2 C1
振荡周期 T TPH TPL 0.7(R1 2R2 ) C1
振荡频率 f 1
T
12
6.1.3 石英晶体振荡器
前面介绍的多谐振荡器频率稳定性较差，当电源电压波
动，温度变化，RC参数变化时，频率变化较大，在计算
机等要求频率稳定性高的设备中，用这样的振荡器做主 振荡器是不合适的。 高稳定性的脉冲信号振荡器是石英晶体振荡器。 图6-1-5为一种典型的石英晶体振荡电路。
(1) 反馈电阻使两个逻辑门均工作在线性放大区。
对于TTL逻辑门，反馈电阻R
通常取0.7 ~ 2k ，而对于
CMOS逻辑门，则R通常取10 ~
100M。
图6-1-5 石英晶体振荡器
13
石英晶体的等效阻抗 Z1 R j(2 fL
Z Z1 1
2 fC
//( jXCn ) ) R jX
X
LC
Cn
图6-1-1 CMOS反相 器组成的多谐振荡器 1
反馈信号由储能元件电容耦合，在反相器A的输出状态翻 转时产生过渡过程，引起信号的传输延迟。
在过渡过程中，电容的充、放电使反相器B的输入电位US变
化，
当电位变化达到输入阈值电压Vth时，触发器自动触发，状 态再次翻转，产生新的过渡过程。
数字逻辑期末复习资料
第一章 数制与编码1、二、八、十、十六进制数的构成特点及相互转换；二转BCD ：二B 到十D 到BCD ，二B 到十六H ，二B 到八O2、有符号数的编码；代码的最高位为符号位，1为负，0为正3、各种进制如何用BCD 码表示；4、有权码和无权码有哪些？BCD 码的分类：有权码：8421,5421,2421 无权码：余3码，BCD Gray 码 例：1、〔1100110〕B =〔0001 0000 0010〕8421BCD =〔102〕D =〔 66 〕H =〔146〕O〔178〕10=〔10110010〕2=〔0001 0111 1000 〕8421BCD =〔B2 〕16=〔 262〕8 2、将数1101.11B 转换为十六进制数为〔 A 〕A. D.C HB. 15.3HC. 12.E HD. 21.3H 3、在以下一组数中，最大数是〔 A 〕。
A.(258)D1 0000 0010B.(100000001 )B 257C.(103)H 0001 0000 0011259D.(001001010111 )8421BCD 2574、假设用8位字长来表示，〔-62〕D =( 1011 1110)原5、属于无权码的是〔B 〕A.8421 码B.余3 码 和 BCD Gray 的码C.2421 码D.自然二进制码 6、BCD 码是一种人为选定的0～9十个数字的代码，可以有许多种。
〔√〕 第二章 逻辑代数根底1、根本逻辑运算和复合逻辑运算的运算规律、逻辑符号；F=AB 与 逻辑乘 F=A+B 或 逻辑加F=A 非 逻辑反2、逻辑代数的根本定律及三个规则；3、逻辑函数表达式、逻辑图、真值表及相互转换；4、最小项、最大项的性质；5、公式法化简；卡诺图法化简〔有约束的和无约束的〕。
例：1、一个班级中有四个班委委员，如果要开班委会，必须这四个班委委员全部同意才能召开，其逻辑关系属于〔 A 〕逻辑关系。
A 、与B 、或C 、非 2、数字电路中使用的数制是〔 A 〕。
《数字逻辑设计》第6章 险象及消除
if WYZ=001, F=X' from X to F：存在3条路径
组ห้องสมุดไป่ตู้电路中的险象
功能冒险
多个输入信号 同时改变，因 速度不同产生 错误信号脉冲
F (100) = F (111) = 1
BC A 00 01 11 10
0 11 1 1 0
初值 C 较快： 100 B 较快： 100
过渡值 101 110
终值 111 111
F值 111 101
静态1冒险
BC: 00 11
真值表
ABC F 0000 0010 0100 0111 1001 1011 1100 1111
Unit 6 组合逻辑电路设计
使用有限扇入门设计组合电路 组合电路中的险象
Gate Delays Static hazard
险象判断及消除
静态1冒险 静态0冒险
输出波形
动态冒险 输入信号发生一次改变引起多个 错误信号脉冲
功能冒险 多个输入信号的变化不同步而产 生的错误信号脉冲
Example
组合电路中的险象
F = AB+AC
理论上
if B = C =1 F = A + A=1
A
B
e
d
A
g
+F
dg
e
C
F
tp
实际上
静态1冒险
Example
化简后是否存在相切的卡诺圈
F = AD+AC+ABC
CD AB 00
00 0 01 0 11 1 10 0
01 11 10 111 111 100 000
BCD=101时，存在险象
数字逻辑设计第6章 时序逻辑电路习题与解答
L’／C 为 1 时，装入无效，161 对输入的 CLK 进行计数。 L’／C 为 1 或为 O 时，装入有效，而装入值为 D3=Q2，D2=Q1，D1=Q0，D0=串 行输入数据，所以该电路的功能将数据左移，低位补的是串行输入数据。 6-11 试分析图 6-74 的计数器在 C=1 和 C=0 时各为几进制计数器?
第 6 章 习题
6-1 说明时序电路和组合电路在逻辑功能和电路结构上有何不同?
题 6-1 答：
逻辑功能上，时序电路任一时刻的输出不仅取决于当时的输入，而且与电路 的原状态有关。
结构上的特点有两点： (1)时序电路中包含存储元件，通常由触发器构成。 (2)时序电路的存储元件的输出和电路输入之间存在着反馈连接。
Q2Q1Q0
000
/0
/1
001
/0
010
/0
101
/0
100
/0
011
由状态转换图可画出 Q2Q1Q0 和输出 F 的状态卡诺图如下：
Q1Q0 Q2 00 01 11 10
00
0
10
Q1Q0
Q2
00
01 11 10
00
10
0 10
11 0 X X
(a)Q2 卡诺图
Q1Q0 Q2 00 01 11 10
6-3 试分析图 6-69 所示时序逻辑电路的逻辑功能，写出电路的驱动方程、状态 方程和输出方程，画出电路的状态转换图。
F
FF0
DQ >C 1 Q
CLK
FF1
DQ >C 1 Q
图 6-69
题 6-3 解：根据图 6-69 可写出如下驱动方程：
第6章 数字逻辑基础
6.3 逻辑代数基础
6.3.1 基本逻辑运算
逻辑运算共有三种基本运算：与、或、非。 ⒈ 与逻辑和与运算
⑴ 逻辑关系 只有当决定某种结果的条件全部满足时， 这个结果才能产生。 B＝AB ⑵ 逻辑表达式: F＝A· ⑶ 运算规则: ① 0· 0＝ 0 ② 0· 1＝1· 0＝ 0 ③ 1· 1＝ 1 口诀：有0出0，全1出1。 ⑷ 逻辑电路符号 国标符号 与逻辑关系示意图
⑴ 逻辑关系 条件和结果总是相反。 ⑵ 逻辑表达式： F＝ A
⑶ 运算规则: ① A＝0，F＝1
② A＝1，F＝0 ⑷ 逻辑电路符号 非逻辑关系示意图
国标符号
常用符号
国际符号
⒋ 复合逻辑运算 复合逻辑运算次序规则：
① 有括号时，先括号内， 后括号外； ② 有非号时应先进行非 运算； ③ 同时有逻辑与和逻辑 或时，应先进行与运算。
⒉ 十六进制数
[N]16＝hi-1 hi－ 2 ＝ 进位规则：逢十六进一 ×16i-1 + ×16i-2 + … + h1 ×161 + h0 ×160
n h × 16 ∑n n=0
i -1
例如：AB H＝10×161+11×160＝160+11＝171 尾缀H表示数N是十六进制数
表6-1 十六进制数、二进制数和十进制数对应关系表
表6-2 十进制数与 8421 BCD码对应关系 十进制数 8421 BCD码 0 0000 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 8 1000 9 1001
⒉ 转换关系 ⑴ BCD码与十进制数相互转换 【例6-7】[010010010001]BCD＝[0100 1001 0001]BCD＝491 4 9 1 【例6-8】786＝[0111 1000 0110]BCD＝[011110000110]BCD 7 8 6 ⑵ BCD码与二进制数相互转换
习题解答(第六章)
n
n
= X0 + Xi×2-i = -2Xs+ X0 + Xi×2-i
i 1
i 1
↓
↓
多项式表示法 → 配项
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第六章 6.5
第六章 6.9
r 6.9 讨论若[X]补>[Y]补，是否有X>Y？ 解： r 若[X]补>[Y]补，不一定有X>Y。 r 当 X > 0、Y > 0 时， [X]补 - [Y]补=X-Y
当 X < 0、Y< 0 时， [X]补 - [Y]补=2+X-(2+Y)=X-Y 所以，[X]补 > [Y]补时， X > Y成立。 r 当X>0、 Y<0 时，X>Y，但由于负数补码的符号位为 1，则[X]补<[Y]补。 r 当X<0、 Y >0 时，有X < Y，但[X]补>[Y]补。
补 码 [X]补 0 001 1010 1 001 1010 1 111 0001
原 码 [X]原 同补码
1 110 0110 1 000 1111
真值 同补码 -110 0110 -000 1111
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第六章 6.10
r 6.10 设[X]补 = a0 .a1a2a3a4a5a6，其中ai取0或1，若要X>-0.5，求 a0，a1，a2，……，a6的取值。
数字逻辑(科学出版社 第五版)课后习题答案
（1）
化简得F=
(2)
化简得F=
（3）F(A,B,C,D)=∑m(0,1,2,5,6,7,8,9,13,14)
化简得F=
(4) F(A,B,C,D)=∑m(0,13,14,15)+∑ (1,2,3,9,10,11)
化简得F=
11.利用与非门实现下列函数，并画出逻辑图。
（1）F= =
12.用适当门电路，设计16位串行加法器，要求进位琏速度最快，计算一次加法时间。
解：全加器真值表如下
Ai
Bi
Ci-1
Si
Ci+1
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
可以写出以下表达式
要使进位琏速度最快，应使用“与或非”门。具体连接图如下。
若“与或非”门延迟时间为t1，“非门”延迟时间为t2，则完成一次16位加法运算所需时间为：
G的卡诺图
化简得：
第三章时序逻辑
1.写出触发器的次态方程，并根据已给波形画出输出Q的波形。
解：
2.说明由RS触发器组成的防抖动电路的工作原理，画出对应输入输出波形
解：
3.已知JK信号如图，请画出负边沿JK触发器的输出波形（设触发器的初态为0）
4.写出下图所示个触发器次态方程，指出CP脉冲到来时，触发器置“1”的条件。
数字逻辑第二版毛法尧课后题答案1_6章
习题一1.1 把下列不同进制数写成按权展开式:⑴(4517.239)10= 4×103+5×102+1×101+7×100+2×10-1+3×10-2+9×10-3⑵(10110.0101)2=1×24+0×23+1×22+1×21+0×20+0×2-1+1×2-2+0×2-3+1×2-4⑶(325.744)8=3×82+2×81+5×80+7×8-1+4×8-2+4×8-3⑷(785.4AF)16=7×162+8×161+5×160+4×16-1+A×16-2+F×16-31.2 完成下列二进制表达式的运算:1.3 将下列二进制数转换成十进制数、八进制数和十六进制数：⑴(1110101)2=(165)8=(75)16=7×16+5=(117)10⑵(0.110101)2=(0.65)8=(0.D4)16=13×16-1+4×16-2=(0.828125)10⑶(10111.01)2=(27.2)8=(17.4)16=1×16+7+4×16-1=(23.25)101.4 将下列十进制数转换成二进制数、八进制数和十六进制数,精确到小数点后5位：⑴(29)10=(1D)16=(11101)2=(35)8⑵(0.207)10=(0.34FDF)16=(0.001101)2=(0.15176)8⑶(33.333)10=(21.553F7)16=(100001.010101)2=(41.25237)81.5 如何判断一个二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除?解: 一个二进制正整数被(2)10除时,小数点向左移动一位, 被(4)10除时,小数点向左移动两位,能被整除时,应无余数,故当b1=0和b0=0时, 二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除.1.6 写出下列各数的原码、反码和补码：⑴0.1011[0.1011]原=0.1011; [0.1011]反=0.1011; [0.1011]补=0.1011⑵0.0000[0.000]原=0.0000; [0.0000]反=0.0000; [0.0000]补=0.0000⑶-10110[-10110]原=110110; [-10110]反=101001; [-10110]补=1010101.7 已知[N]补=1.0110,求[N]原,[N]反和N.解:由[N]补=1.0110得: [N]反=[N]补-1=1.0101, [N]原=1.1010,N=-0.10101.8 用原码、反码和补码完成如下运算：⑴0000101-0011010[0000101-0011010]原=10010101；∴0000101-0011010=-0010101。
数字逻辑第6章习题参考解答.docx
第6章习题参考解答6-3画出74x27三输入或非门的德摩根等效符号。
解：图形如下浒"3 .............. ::BAWD5 ........ :OH6-10在图X6.9电路中采用74AHCT00替换74LS00,利用表6-2的信息，确定从输入端到输出端的最大吋间延迟。
解：该图中从输入到输出需要经过6个NAND2；每个NAND2 (74AHCT00)的最大时间延迟为9 ns；所以从输入端到输出端的最大时间延迟为：54 nso6-31 BUT门的可能定义是：“如果Al和Bl为1,但A2或B2为0,则Y1为1； Y2 的定义是对称的。
”写出真值表并找出BUT门输出的最小“积之和”表达式。
画出用反相门电路实现该表达式的逻辑图，假设只冇未取反的输入可用。
你可以从74x00、04、10、20、30组件中选用门电路。
解：真值表如下利用卡诺图进行化简，可以得到最小积Z 和表达式为Y1=A1B1A2,+A1B1B2, Y2=A 1' • A2 B2+B 1' A2 B2Y2采用74x04得到各反相器 采用74x10得到3输入与非 采用74x00得到2输入与非 实现的逻辑图如下：6-32做出练习题6-31定义的BUT 门的CMOS 门级设计，可以采用各种反相门逻辑的 组合（不一定是二级“积Z 和”），要求使用的品体管数目最少，写出输出表达式并画出 逻辑图。
解：CMOS 反相门的晶体管用量为基本单元输入端数量的2倍；对6・31的函数式进行变换：yi = A1B1-A2'+41 ・ Bl • B2'=（41 • Bl ） •（A2'+B2‘） =（A1 ・ Bl ）（A2 • B2） Y2 = A2-B2-AY+A2- B2 • BV=⑷.B2）•⑷+B1） =（A2 • B2）-（A1 • Bl ）利用圈■圈逻辑设计，可以得到下列结构：Y\ = （（41 • B1）+（A2 • B2『） Y2 = （（A2 • B2）,+（A1 • Bl ））HANDS74X0011H AN Di-Y13(A2 B2 A1 丁 (A2 B2 时“翔此 .....dz >Y2 674X10HANDS 5HANDS5^133 2./1U3㈣D36(A1 EM A2)1此结构晶体管用量为20只（原设计屮晶体管用量为40只）6-20采用一片74x138或74x 139二进制译码器和NAND 门，实现下列单输出或多数 出逻辑函数。
数字逻辑电路与系统设计第6章习题及解答
第6章题解：6.1 试用4个带异步清零和置数输入端的负边沿触发型JK 触发器和门电路设计一个异步余3BCD 码计数器。
题6.1 解：余3BCD 码计数器计数规则为：0011→0100→…→1100→0011→…，由于采用异步清零和置数，故计数器应在1101时产生清零和置数信号，所设计的电路如图题解6.1所示。
CLK13图 题解6.1题6.2 试用中规模集成异步十进制计数器74290实现模48计数器。
题6.2 解：6.3 试用D 触发器和门电路设计一个同步4位格雷码计数器。
题6.3 解：根据格雷码计数规则，Q 3 Q 2Q 1 Q 0计数器的状态方程和驱动方程为:1333031210122202131011110320320100321321321321n n n n n n n nn n n n n n n n n n n n n n n n n n n n n n n n n n n n n n Q D Q Q Q Q Q Q Q Q D Q Q Q Q Q Q Q QD Q Q Q Q Q Q Q QQ D Q Q Q Q Q Q Q Q Q Q Q Q ++++==++==++==++==+++按方程画出电路图即可，图略。
题 6.4 解：反馈值为1010。
十一进制计数器6.5 试用4位同步二进制计数器74163实现十二进制计数器。
74163功能表如表6.4所示。
题 6.5 解：可采取同步清零法实现。
电路如图题解6.5所示。
题 6.6 解： 当M=1时：六进制计数器 当M=0时：八进制计数器图题解6.5图题解6.56.7 试用4位同步二进制计数器74163和门电路设计一个编码可控计数器，当输入控制变量M=0时，电路为8421BCD 码十进制计数器，M=1时电路为5421BCD 码十进制计数器，5421BCD 码计数器状态图如下图P6.7所示。
74163功能表如表6.4所示。
图 P 6.7Q 3Q 2Q 1Q 01010题6.7 解：实现8421BCD 码计数器，可采取同步清零法；5421BCD 码计数器可采取置数法实现，分析5421BCD 码计数规则可知，当21Q =时需置数，应置入的数为：32103000D D D D Q =。
第六章 时序逻辑电路计数器
EP ET
CLK Q0 Q1 Q2
C LD LD R D RD Q3
（b）功能表
图6.3.9 4注：74161和74LS161只是内部电路结构有些区别。74LS163 也是4位二进制加法计数器，但清零方式是同步清零
01
01
0
6.3.2 计数器
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
Ti Qi 1Qi 2 ...Q0 T0 1
T 触发器
1.定义： 凡在时钟信号作用下，具有表5.6.3所示功能的触 发器称为T 触发器 表5.6.3
在数字电路中，凡在 CP 时钟脉冲 控制下，根据输入信号T取值的不 同，具有保持和翻转功能的电路 ，即当 T=0 时能保持状态不变 ， T=1 时一定翻转的电路，都称为 T 触发器。 2.特性方程： 由特性表可得
(a)逻辑图形符号 （b）功能表 图6.3.12 同步十六进制可逆计数器74LS193的图形符号及功能表
6.3.2 计数器
2. 同步十进制计数器：
①加法计数器 基本原理：在四位二 进制计数器基础上修 改，当计到1001时， 则下一个CLK电路状 态回到0000。
T1 Q0 Q0Q3
6.3.2 计数器
K1 ＆ T3 J Q3 6 7 8 9 10 11 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 0 1 0 1 3 2 1 0 9 0 0 0 1 0
C K1
6.3.2 计数器
其逻辑电路如图6.3.15所示
驱动方程：
T0 1 (Q3 Q2 Q1 ) T1 Q0 Q0 (Q1 Q2 Q3 ) T2 Q1 Q1 Q0 T3 Q2
数字逻辑知识点
第一章数制与代码进位计数制的基本概念，进位基数和数位的权值。
常用进位计数制：十进制二进制八进制十六进制数制转换：把非十进制数转换成十进制数：按权展开相加。
十进制数转换成其它进制数：整数转换，采用基数连除法。
纯小数转换，采用基数连乘法。
二进制数转换成八进制数或十六进制数：以二进制数的小数点为起点，分别向左、向右，每三位(或四位)分一组。
对于小数部分，最低位一组不足三位(或四位)时，必须在有效位右边补0，使其足位。
然后，把每一组二进制数转换成八进制(或十六进制)数，并保持原排序。
对于整数部分，最高位一组不足位时，可在有效位的左边补0，也可不补。
八进制(或十六进制)数转换成二进制数：只要把八进制(或十六进制)数的每一位数码分别转换成三位(或四位)的二进制数，并保持原排序即可。
整数最高位一组左边的0，及小数最低位一组右边的0，可以省略。
常用代码：二-十进制码（BCD码Binary Coded Decimal)——用二进制码元来表示十进制数符“0 ~ 9”主要有：8421BCD码2421码余3码（注意区分有权码和无权码）可靠性代码：格雷码和奇偶校验码具有如下特点的代码叫格雷码：任何相邻的两个码组(包括首、尾两个码组)中，只有一个码元不同。
格雷码还具有反射特性，即按教材表中所示的对称轴，除最高位互补反射外，其余低位码元以对称轴镜像反射。
格雷码属于无权码。
在编码技术中，把两个码组中不同的码元的个数叫做这两个码组的距离，简称码距。
由于格雷码的任意相邻的两个码组的距离均为1，故又称之为单位距离码。
另外，由于首尾两个码组也具有单位距离特性，因而格雷码也叫循环码。
奇偶校验码是一种可以检测一位错误的代码。
它由信息位和校验位两部分组成。
（要掌握奇偶校验原理及校验位的形成及检测方法）字符代码：ASCII码(American Standard Code for Information Interchange，美国信息交换标准代码)第二章 基本逻辑运算及集成逻辑门基本逻辑运算: 与逻辑、或逻辑、非逻辑常用复合逻辑：“与非”逻辑、“或非”逻辑、“与或非”逻辑“异或”逻辑 及“同或”逻辑两变量的“异或逻辑”和“同或逻辑”互为反函数。
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画状态转换图
Q3Q2Q1 /Y
000
/1 /1 111
/0
001
/0 010
/0
011 /0
110
/0
101
/0
100
④作时序图
1 0 0 1
1
0 1
1
0 0 1 0 1 0
0 0
0 0 0 0
0 1
0 1
⑤说明电路功能
这是一个同步七进制加法计数器，能自启动。
例6.2.3
解: ①写方程式 驱 D1 Q1 动 方 D2 A Q1 Q2 程
输 入
X1 Xp
Y1
…
组合电路
…
Ym
输 出
输出方 程
Q1 Qt W1
…
存储电路
… Wr
次态方程 次态方程:Q* = f(x,w) 特性方程:Q*=f(w) 激励方程：W=f(x,Q)
特性方程
激励方程
输出方程:Y=f(x,Q)
2. 状态表 反映输出Z、次 态Q*与输入X、 现态Q之间关系 的表格。
二、移位寄存器
单向移位寄存器
* * * Q0 Di、Q1* Q0、Q2 Q1 、Q3 Q2
0 1 0
1 01 0 1
0 10 1
1 00
0 1
首先将4位数据并行置入移位寄存器的4个触发器中，经 经过4个CLK信号以后，串行输入的4位代码全部移入寄 过4个CP,4位代码将从串行输出端依次输出，实现数据的并行 存器中，同时在4个触发器输出端得到并行输出代码。 －串行转换。
二、时序逻辑电路的分类： 按 动 作 特 点 可 分 为
同步时序逻辑电路
所有触发器状态的变化都是在 同一时钟信号操作下同变化不是同时发生。
按 输 出 特 点 可 分 为
米利型时序逻辑电路
输出不仅取决于存储电路的状态，而且还 决定于电路当前的输入。
穆尔型时序逻辑电路
输出方程
279页图6.3.10
C Qn 1Qn 2 Q1 Q0
4位二进制同步加法计数器
若计数脉冲频率为f0，则Q0、Q1、Q2、Q3端输出脉冲的 频率依次为f0的1/2、1/4、1/8、1/16。因此又称为分频器。
4位集成二进制同步加法计数器74LS161/163
数据输入端 工作状态 控制端 进位 输出
次 态
输出
* 1
Q
* 2
Q
1 0 1 0 1 0 1 0
Y
0 0 0 1 1 0 0 0
0 1 1 0 1 0 0 1
Q1* D1 Q1 * Q2 D2 A Q1 Q2
Y AQ1Q2 AQ1Q2
转换条件
画状态转换图
A/Y
Q2 Q1
输入 现
态
次 态
双向移位寄存器
2片74LS194A接成8位双向移位寄存器
用双向移位寄存器74LS194组成节日彩灯控制电路
1k LED 发光 二极管
RD Q0 Q1 Q2 Q3 S1 74LS194
+5V
Q=0时
LED亮
RD Q0 Q1 D1 Q2 D2 D3 Q3 S1
DIR D0 D1
D2
D3
S0 DIL CLK +5V
单向移位寄存器具有以下主要特点：
（ 1）单向移位寄存器中的数码，在CLK脉冲操
作下，可以依次右移或左移。
（2）n位单向移位寄存器可以寄存n位二进制
代 码 。 n 个 CLK 脉 冲 即 可 完 成 串 行 输 入 工 作 ，
此后可从Q0 ～Qn-1 端获得并行的n位二进制数码， 再用n个CLK脉冲又可实现串行输出操作。 （3）若串行输入端状态为0，则n个CLK脉冲后， 寄存器便被清零。
输出仅决定于存储电路的状态，与电路 当前的输入无关。
三、时序逻辑电路的功能描述方法 逻辑方程组 状态表 卡诺图 状态图 时序图 逻辑图
1. 逻辑方程组
特性方程：描述触发器逻辑功能的逻辑表达式。 驱动方程：（激励方程）触发器输入信号的逻辑 表达式。 时钟方程：控制时钟CLK的逻辑表达式。 状态方程：（次态方程）次态输出的逻辑表达式。 驱动方程代入特性方程得状态方程。 输出方程：输出变量的逻辑表达式。
③计算、列状态转换表
Q1* (Q2 Q3 ) Q1 * Q2 Q1 Q2 Q1 Q3 Q2 Q* Q Q Q Q Q 1 2 3 2 3 3
Q1* (Q2 Q3 ) Q1 * Q2 Q1 Q2 Q1 Q3 Q2 Q* Q Q Q Q Q 1 2 3 2 3 3
本节小结：
寄存器的应用很广，特别是移位寄存器， 不仅可将串行数码转换成并行数码，或将并
行数码转换成串行数码，还可以很方便地构
成移位寄存器型计数器和顺序脉冲发生器等
电路。
计数器
在数字电路中，能够记忆输入脉冲个数的电 路称为计数器。 分类： 加法计数器 二进制计数器 同步计数器 按计数器中触发器是否同时翻转 按计数器中的数字增减 十进制计数器 减法计数器 按计数器容量 异步计数器 可逆计数器 N进制计数器
Q* JQ K Q
中得电路的状态方程:
Q1* J1Q1 K1Q1 (Q2 Q3 ) Q1 * Q2 J 2Q2 K 2Q2 Q1 Q2 Q1 Q3 Q2 Q* J Q K Q Q Q Q Q Q 3 3 3 3 1 2 3 2 3 3
电路在某一给定时刻的输出
由触发器保存 取决于该时刻电路的输入
还取决于前一时刻电路的状态
时序电路： 组合电路 + 触发器
电路的状态与时间顺序有关
输 入
X1 Xp
Y1
…
组合电路
…
Ym
输 出
Q1 Qt
W1
…
存储电路
… Wr
时序电路在任何时刻的稳定输出，不仅与
该时刻的输入信号有关，而且还与电路原来的
状态有关。 构成时序逻辑电路的基本单元是触发器。
1
0
1 1 0 1
0
0 1
⑤说明电路功能
A=0时是二位二进制加法计数器；
A=1时是二位二进制减法计数器。
6.3 若干常用的时序逻辑电路
寄存器和移位寄存器
一、寄存器 在数字电路中，用来存放二进制数据或代码 的电路称为寄存器。 寄存器是由具有存储功能的触发器组合起来构成的。 一个触发器可以存储1位二进制代码，存放n位二进制 代码的寄存器，需用n个触发器来构成。
J 0 K0 1 J1 K1 Q0 J 2 K 2 Q1 Q0 J n 1 K n 1 Qn 2Qn 3 Q1 Q0
B Qn 1Qn 2 Q1 Q0
驱动方程
输出方程
284页图6.3.15
输出
电路状态
A
转换方向
Q2 Q1
0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1
Q
0 1 1 0 1 1 0 0
* 2
Q
* 1
Y
0 0 0 1 1 0 0 0
00 0/1 1/1
1/0
01 1/0
11
1/0
10
0 0 0 0 1 1 1 1
1 0 1 0 1 0 1 0
④作时序图
1 0 1
互相转换。
6.2 时序逻辑电路的分析方法
时序电路的分析步骤：
电路图
1
时钟方程、 驱动方程和 输出方程
2 将驱动方 程代入特 性方程
状态方程
3 计算
判断电路逻 辑功能,检查 自启动
5
4
时序图
状态图、 状态表
几个概念
有效状态：在时序电路中，凡是被利用了的状态。
有效循环：有效状态构成的循环。 无效状态：在时序电路中，凡是没有被利用的状态。 无效循环：无效状态若形成循环，则称为无效循环。 自启动：在CLK作用下，无效状态能自动地进入到 有效循环中，则称电路能自启动，否则称不能自启 动。
(a)引脚排列图
异步复位端
预置数控 制端
4位同步二进制计数器74161功能表
74161具有异步清零和同步置数功能.
4位同步二进制计数器74163功能表
74163具有同步清零和同步置数功能.
74LS163的引脚排列和74LS161相同，不同之处是74LS163采用 同步清零方式。
n位二进制同步减法计数器的连接规律：
3. 状态图 反映时序电路 状态转换规律， 及相应输入、 输出取值关系 的图形。
箭尾： 现态
标注：输入／输出
箭头： 次态
4. 时序图
时序图又叫工作波形图，它用波形的形式形 象地表达了输入信号、输出信号、电路的状态等 的取值在时间上的对应关系。
这四种方法从不同侧面突出了时序电路逻 辑功能的特点，它们在本质上是相同的，可以
4位寄存器 0，异步 （1）清零。RD
清零。即有：
Q3 Q2 Q1 Q0 0000
（2）送数。 RD 1 时， CLK上升沿送数。即有：
* * * Q3 Q2 Q1*Q0 D3 D2 D1 D0
（3）保持。在 RD 1
、
CLK上升沿以外时间，寄 存器内容将保持不变。 同步触发器构成 边沿触发器构成
二.一般掌握的内容：
（1）同步、异步的概念，电路现态、次态、有效 状态、无效状态、有效循环、无效循环、自启动的 概念，寄存的概念； （2）同步时序逻辑电路设计方法。
6.1 概述
一、组合电路与时序电路的区别