数字逻辑第六章.ppt

输
W
出
端
A1A0
选择控制端
数字逻辑
A1A0 D0D1D2D3 W 0 0 d0 ΦΦΦ d0 0 1 Φ d1 ΦΦ d1 1 0 ΦΦ d2 Φ d2 1 1 ΦΦΦ d3 d3
W = A1A0D0+A1A0D1+A1A0D2+A1A0D3
第六章 采用中大规模集成电路的逻辑设计
举例
数字逻辑
多路选择器可实现任意一个n变量的逻辑函数， 一般取其中的n-1个变量作为多路选择器的选 择信号，另外一个变量作为数据输入。
以三、八译码器（74138）为例。
第六章 采用中大规模集成电路的逻辑设计 输出端
数字逻辑
Y7Y6Y5Y4 Y3 Y2 Y1Y0
S3
74138
S2
A2A1A0
S1
输入端
wk.baidu.com
三-八译码器
使能控制端
数字逻辑
第六章 采用中大规模集成电路的逻辑设计
真值表： S1S2S3 A2A1A0 Y0Y1Y2Y3Y4Y5Y6Y7 100 000 01111111 100 001 10111111 100 010 11011111 100 011 11101111 100 100 11110111 100 101 11111011 100 110 11111101 100 111 11111110 0 ØØ ØØØ 1 1 1 1 1 1 1 1 0 ØØ ØØØ 1 1 1 1 1 1 1 1
例1.用74153实现
F(A, B,C) m(0,2,3,4,5,7)
设A1=1，A0=B，Di=C 形式转换
数字逻辑 第六章 采用中大规模集成电路的逻辑设计
练习：用74153实现F（A，B）=AB+AB
0
D3
1
D2
1
D1
0
D0
W
F
A1A0
AB
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
十 二进制 和
0 00000 1 00001 2 00010 3 00011 4 00100 5 00101 6 00110 7 00111 8 01000 9 01001
8421 BCD和 00000 00001 00010 00011 00100 00101 00110 00111 01000 01001
数字逻辑 第六章 采用中大规模集成电路的逻辑设计
分析：四输入，十六输出，需要用两片74138； 0000~0111时，74138Ⅰ工作， 1000~1111时，74138Ⅱ工作。
Y7Y6Y5Y4 Y3 Y2 Y1Y0 74138Ⅰ
A2A1A0 B CD
S3 0 S2 S1 1
Y7Y6Y5Y4 Y3 Y2 Y1Y0 74138Ⅱ A2A1A0
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
J4=Q3Q2Q1，K4=Q1，J3=K3=Q2Q1 J2=Q4Q1， K2=Q1，J1=K1=1
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
画电路图 检测：
1110 1111
由所设计电路图可得：
1010
Q4n+1=Q3Q2Q1Q4+Q1Q4 Q3n+1=Q2Q1Q3+Q2Q1Q3 Q2n+1=Q4Q2Q1+Q1Q2 Q1n+1=Q1
数字逻辑
第六章 采用中大规模集成电路的逻辑设计
和的范围为0到19 ，在0~9范围时，直接输出；在10~19 范围时，需要+6修正，所以需两片74283芯片。
修正标志：F=C4+F2F4+F3F4
FC4 A4
A3
A2 A1
F4 F3
B4
F2
B3
F1
B2
B1
C0
修正 标志
A4 A3 A2 A1
0 B4 01 B3 01 B2 0 B1
0000 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0001 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0010 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0011 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0100 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0101 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0110 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0111 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1
C0
A4A3A2A1 B4B3B2B1
四位二进制加法器
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
3.芯片举例
例1、用74283设计一个四位加法/减法器。 分析：加法可直接实现； 减法：[A-B]补=[A]补+[-B]补
[-B]补=[B]原按位求反，末位+1
所以增加一个功能控制端M =0，加法，C0=0 =1，减法，C0=1
1011
1101
1100
0000 0001 0010 0011 0100
有自恢复 能力
0101 0110 0111 1000 1001
数字逻辑
第六章 采用中大规模集成电路的逻辑设计
五、计数器
计数器是对输入脉冲信号进行计数的时序逻
辑部件。
分类：
同 脉步 冲
信 号异
步
二进制 计 数 十进制 进 制 N进制
0010 0 0 1 1
0011 0 1 0 0
0100 0 1 0 1
0101 0 1 1 0
0110 0 1 1 1
0111 1 0 0 0
1000 1 0 0 1
1001 0 0 0 0
1010
1011
1100 1101
d
1110
1111
数字逻辑
激励表：
QnQn+1 J K 0 0 0d 0 1 1d 1 0 d1 1 1 d0 画激励函数卡诺图
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
例2、用74283设计一个8421BCD码到余3码的 代码转换器。
例3、用74283设计一个1位十进制数加法器。
用BCD码表示一位十进制数，由于74283进行 的是二进制加法运算，所以需要对运算结果 进行修正。
数字逻辑
第六章 采用中大规模集成电路的逻辑设计
电路图：
Y7
Y6
Ai Bi Gi-1
A2 A1 A0
Y5 Y4 Y3 Y2
Y1
S3S2S1
Y0
001
数字逻辑
& 。 Di &。
Gi
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
3.用74183实现四-十六译码器
数字逻辑
第六章 采用中大规模集成电路的逻辑设计
ABCD Y0Y1Y2Y3Y4Y5Y6Y7 Y0Y1Y2Y3Y4Y5Y6Y7
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
第六章 采用中、大规模集成电路 的逻辑设计
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
本章内容：
加法器、数值比较器、译码器、多路选 择器、计数器、寄存器、只读存储器、 可编程逻辑阵列
第六章 采用中大规模集成电路的逻辑设计
一、二进制并行加法器 1.一般并行加法器的缺点
FC4
F4 F3 F2 F1
C0
第六章 采用中大规模集成电路的逻辑设计
二、数值比较器7485
A<B，A>B，A=B为三个 级联输入端，用于扩展比 较数的位数：一片4位， 两片8位，n片4n位。级 联时高位7485的级联输 入端分别连接低位7485 的三个输出端，只用1片 7485时，三个级联输入 端应分别接001。
S3 0 S2 0 S1
A
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
四、多路选择器
多路选择器是多输入，单输出的组合逻辑 电路，其功能为从多个输入中选择一个传 送到输出端口。
常见有四路选择器、八路选择器、十六路选 择器等。
第六章 采用中大规模集成电路的逻辑设计
74153
输 入 端
D3 D2 D1 D0
加法计数
计 数 减法计数 方 法 可逆计数
第六章 采用中大规模集成电路的逻辑设计
四位二进制可逆计数器74193
数字逻辑
CPD CPU
A
B
QA
C 74193 QB
D
QC
QD
LD
Cr LD DCBA CPUCPD QDQCQBQA
1 × ××××
××
0000
0 0 dcba × × d c b a
0 1 ××××
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
Y0 = M0 = m0 Y1 = M1= m1 Y2 = M2 = m2
Y3 = M3 = m3
Y4 = M4 = m4 Y5 = M5 = m5 Y6 = M6 = m6 Y7 = M7 = m7
第六章 采用中大规模集成电路的逻辑设计
应用举例
数字逻辑
1.地址译码器实例
地址线（8条）
256
内存单元
0
…… …… ……
……
微 A7
地
1
处…
址
理…
译
器 A0
码
器 255
数字逻辑
第六章 采用中大规模集成电路的逻辑设计
2.用74183实现全减器
Ai
Di
全减器：考虑低位向高位的
Bi Gi-1
Gi
借位的减法运算逻辑电路。 真值表：
Di=m1+m2+m4+m7
=m1 m2 m4 m7
数字逻辑
Ci
Si
Ai Bi
Ci-1
C3
S3
A3 B3 C2
C2
S2
A2 B2 C1
C1
S1
A1 B1 C0
C0
S0
A0 B0
C-1
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
2.改进（先行进位并行加法器） Ci=（Ai+Bi）Ci-1 + AiBi 设Pi=Ai+Bi，Gi=AiBi 用代入法：
数字逻辑
A3 7485
B3
A2
B2
A1
FA>B
B1
FA<B
A0
FA=B
B0
A>B
A<B
A=B
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
三、译码器
译码器是将二进制代码翻译成十进制数字或字 符的电路，如：数字仪表显示器、地址译码器、 指令译码器等。
译码器是n输入，2n输出的电路。常见有二-四 译码器，三-八译码器，四-十六译码器等。
修正 标志
0 0 0 0 0 0 0 0 0 0
十 二进制 和
10 01010 11 01011 12 01100 13 01101 14 01110 15 01111 16 10000 17 10001 18 10010 19 10011
8421 修正 BCD和 标志 10000 16 1 10001 17 1 10010 18 1 10011 19 1 10100 20 1 10101 21 1 10110 22 1 10111 23 1 11000 24 1 11001 25 1
课前练习：用JK触发器设计一个十进制同步 递增计数器。
状态图：
0000 0001 0010 0011 0100 1001 1000 0111 0110 0101
第六章 采用中大规模集成电路的逻辑设计
状态表：
Q4Q3Q2Q1 Q4n+1Q3n+1Q2n+1Q1n+1
0000 0 0 0 1
0001 0 0 1 0
第六章 采用中大规模集成电路的逻辑设计
计数过程：
数字逻辑
0000 0001
QCC
QCB
1111
0010 0011
0100
0101 0110
1110
0111
1101 1100 1011 1010 1001 1000
数字逻辑 第六章 采用中大规模集成电路的逻辑设计
举例： 用74193可实现任意模M计数器（M≤16）。 例1.用74193设计模10加法计数器。
Ai Bi Gi-1 Di Gi
000 00 001 11 010 11
Ai Bi Gi-1 Di Gi
100 10 101 00 110 00
=Y1 Y2 Y4 Y7 Gi=m1+m2+m3+m7
=m1 m2 m3 m7
0 1 1 0 1 1 1 1 1 1 =Y1 Y2 Y3 Y7
第六章 采用中大规模集成电路的逻辑设计
1 加1计数
0 1 ×××× 1
减1计数
QCB QCC Cr
Cr：清0； LD：预置控制，Cr=0的前提下， 若LD=0，则使输出端为输入信 号，LD=1时开始计数；
D，C，B，A：数据输入端， 用于设置计数初值； CPU，CPD：计数脉冲 QDQCQBQA：计数值输出；
QCC，QCB：进位、借位输出
1000 1001 1010 1011 1100 1101 1110 1111
1111111101111111 1111111110111111 1111111111011111 1111111111101111 1111111111110111 1111111111111011 1 1 1 1 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 0
C0=P0C-1 + G0 C1=P1P0C + P1G0 + G1 C2=P2P1P0C + P2P1G0 + P2G1 + G2 C3=P3P2P1P0C + P3P2P1G0 + P3P2G1 + P3G2 +G3
第六章 采用中大规模集成电路的逻辑设计
数字逻辑
F4 F3 F2 F1
FC4
74283