数字逻辑第六章(2010)

74161的功能表
__
________
CP
φ
RD
0 1
LOAD φ
ENP φ
φ
ENT
工作状态 置零 预置数 保持 保持（但C=0） 计数
φ
φ
0 1 1 1
φ
1 1 1
0
φ
1 0 1
φ
1
当 R D ＝ LOAD ＝1，ENP＝ENT＝1时，工作在计数 状态，当出现1111状态时C＝1，电路从1111状态返 回0000状态，C端从高电平跳变至低电平。可以利用 C端输出的高电平或下降沿作为进位输出信号。 74LS160（十进制）在内部电路结构形式上与 74161有些区别，但外部引线的配置、引脚排列和功 能均相同。
__
________
CP
φ
RD
0 1
LOAD φ
ENP φ
φ
ENT
工作状态 置零 预置数 保持 保持（但C=0） 计数
φ
φ
0 1 1 1
φ
1 1 1
0
φ
1 0 1
φ
1
当 R D ＝ LOAD ＝1，ENP＝0，ENT＝1时，即使有 CP信号到达，但它们保持原来的状态不变，同时C 的状态也得到保持。 如果ENT＝0，则ENP不论为何状态，计数器的状态 也将保持不变，但这时进位输出C等于0。
LOAD
7 4 L S 1 6 9 时 序 工 作 波 形 图
ENP和ENT
RCO
6．3 中规模计数器的应用
6.3.1中规模计数器构成任意进制计数器 6.3.1中规模计数器构成任意进制计数器
单个中规模计数器通过适当的连接或加入简单的 门电路，几乎都可以构成小于其最大计数周期的任 意进制计数器。 如果需要构成大于单个计数器最大周期的计数器， 可用多个计数器实现。 由于计数器有预置功能和清零功能。充分利用这 些预置和清零控制端，就可以构成任意模值的计数 器。具体的方法有复位法和预置法两种。
RD
1
& G14 G19
≥1
Q3
D3 ENP
ENT
&
G4 &
& 1K G15 G 20 &
C
D0
ENP
D1
D2
D3
C
____
ENT
CP CP
74161
________
LOAD
RD
Q0
Q1
Q2
Q3
74161简化符号
74161的功能表
__
________
CP
φ
RD
0 1
LOAD φ
ENP φ
ENT
工作状态 清零 预置数 保持 保持（但C=0） 计数
几个同步计数器介绍： 几个同步计数器介绍：
D0
&
Q0
& 1K
（1）74161：4位同 步二进制计数器。 功能：二进制加法 D 计数、预置数、保持、 CP 1 异步清零等。 计数脉冲
1
G9
FF1
G5 &
G2
G10G17 &
≥1
& 1J
C1 R
Q1
&
& 1K
G11
G6 & G3 G7 &
& G12G18
1.从CKA输入外部时钟，QA端输出，实现模2计数； 2.从CKB输入外部时钟，输出端为QDQCQB时，实现 模5计数（异步）； 3.从CKA输入外部时钟，且QA接到CKB（用QA作为 CKB的时钟），实现8421码十进制异步计数； 4.从CKB输入外部时钟，且 QD接到CKA，实现5421 码十进制异步计数。 Q Q Q Q
6．2中规模同步计数器
同步计数器种类多，功能多，应用方式多： (1)计数方式 通过选择不同时钟输入端或控制加减输入端 ，计数 方式可以是加计数，也可以是减计数。称为可逆计数 器(加／减计数器)。 U 加减控制方式: U / D =1时实现加计数， / D =0时实现 减计数。 双时钟方式：两个外部时钟输入端：CP+(CKUP)和 CP-(CKDW)，当外部时钟从CP+端输入时，实现加法 计数；当外部时钟从CP-输入时，实现减法计数。没有 接外部时钟的时钟端，应该根据器件的要求接0或者接 1。
≥1
FF2
& 1J
C1 R
Q2
LOAD 为预置数控
D2
&
& 1K G13 FF3 & 1J
C1 R
RD
1
制端； D0～D3，为数据 输入端； C为进位输出端。
& G14 G19
≥1
Q3
D3 ENP
ENT
&
G4 &
& 1K G15 G 20 &
C
LOAD
G1 1
& G 8 G16
≥1
FF0
& 1J
C1 R
(3)74LS169：可预置4位二进制可逆计数器 74LS169采用加／减控制方式的可逆计数器， U / D ＝1时为加计数， / D ＝0时为减计数。 U
CTRDIV16
_________
(9) (1) (10) (7) (2)
LOAD ___ U/ D
______
M1[LOAD] M2[COUNT] M3[UP] M4[DOWN] 3.5CT=15 G5 G6 4.5CT=0 2.3.5.6+/C7 2.3.5.6
第六章 中规模时序集成电路及应用
(介绍中规模集成计数器及移位寄存器功能及应用)
6．1中规模异步计数器
为了适应不同用途的需要，达到多功能的目的，中规 模异步计数器通常采用组合式的结构形式，即由两个 独立的计数器来构成整个的计数器芯片。 74LS90： 内部 结构 通常 可由 手册 给出
CK A
QA
QB
QA
QB
QC
QD
SD
& SD
RD
RD
RD
RD
&
&
CK A
R0 (1) R0 ( 2 )
CK B
R9 (1) R9 ( 2 )
74LS90的逻辑功能
R 0(1) R 0(2) R 9(1)
φ φ
φ
R 9(2)
φ
CK A
φ φ φ φ
CK B
φ
QD QC QB QA
φ
φ
φ
φ
φ
φ φ φ
φ
φ
φ
QA
QD
充分利用74LS90计数器的两个置0端和两个置9端， 可以构成从2到10所有模值的计数器，而不需要添 加任何外部的逻辑电路。 类似的异步计数器还有： 74LS92，由模2和模6计数器组成； 74LS93，由模2和模8计数器组成； 74LS197， 74LS293 ，4位二进制异步计数器； 74LS393 ，双4位二进制异步计数器； CC4024 ，7位二进制异步计数器； CC4040， 12位二进制异步计数器。
_________
(15)
_______
ENT ______ ENP CLK
RCO
A B
C
D
(3) (4) (5) (6)
1.7D
[1] [2] [4] [8]
(14) (13) (12) (11)
QA QB
LOAD ___ U/D ______ ENT ______ ENP CLK A B C D
(3)复位功能 复位也称为“清零”，将计数器的状态恢复到0状 态。复位是由复位控制端来控制。复位也分异步复 位和同步复位，异步复位不受时钟的控制，同步复 位除需要复位信号有效外，还必须在时钟的有效边 沿到来才能实现复位。 (4)进位(借位)功能 同步计数器可以有进位(借位)输出信号功能。当计 数器进入最大状态（例如输出全1），会产生进位输 出；或者当减法计数进入最小状态（输出全0），会 产生借位输出。进位／借位输出一般都是宽度等于 一个周期的脉冲，但是，脉冲的极性(正脉冲或负脉 冲)则要取决于具体的芯片，可从手册中的描述或功 能表中获得。
RD 为异步清零
(复位)端； ENP和ENT为 工作状态控制端。
D0 G5 & D1
CP
Q0
&
& 1K
G9
FF1
G10G17 &
≥1
& 1J
C1 R
Q1
&
& 1K
1
G2
G11
计数脉冲
G6 & G3 G7 &
& G12G18
≥1
FF2
& 1J
C1 R
Q2
D2
&
& 1K G13 FF3 & 1J
C1 R
& &
÷5
÷2
时钟 CKB CKA (下降沿触发 下降沿触发) 下降沿触发
R 0(1) R 0(2) R 9(1) R 9(2)
CK A
& &
R 0(1) R 0(2) R 9(1) R 9(2)
QA
QA
CK B
QB QC QD
CK A CK B
QB QC QD
74LS90的符号
简化的符号，(习 惯的画法)
CLR
D
C
φ
B
φ
A φ
QD
QC
QB
QA
φ
φ
φ
φ
φ
φ
φ
φ
φ
φ
φ
φ
φ
φ φ
φ
φ
φ
CLR：异步控制清零功能，高电平有效。 LOAD ：预置控制输入，将预置的数据输入A、B、 C、D置位到4个触发器。预置控制属于异步预置， 低电平有效。 74LS192没有计数控制输入，通过时钟控制。
74LS192逻辑功能表
φ
φ
0 1 1 1
φ
φ
φ
1 1 1
0
φ
1 0 1
1
当 R D ＝0时所有触发器将同时被置零，置零操作不 受其他输入端状态的影响，与时钟的边沿有否无关， 所以是异步置零（复位）。 当 R D＝1 、 LOAD ＝0时，电路工作在预置数状态， 并在上升沿出现时实现预置，该计数器实现的是同步 预置。
74161的功能表
_______
RCO
QA QB Qwenku.baidu.com QD
QC
QD
74LS169的功能表
______
______
___
_________
ENP
ENT
U/ D
φ
φ
LOAD
CLK
φ
QD
QC
QB
QA
74LS169的特点如下： ① 该器件为加减控制型的可逆计数器，U/D=1时进行加法 计数，U/D=0时进行减法计数。模为16，时钟上升沿触发。 ② LOAD为同步预置控制端，低电平有效。 ③ 没有清0端， 因此清0靠预置来实现。 ④ 进位和借位输出都从同一输出端RCO输出。当加法计数 进入1111后，RCO端有负脉冲输出，当减法计数进入0000后， RCO端有负脉冲输出。输出的负脉冲与时钟上升沿同步，宽度 为一个时钟周期。 ⑤ ENP 、 ENT 为 计 数 允 许 端 ， 低 电 平 有 效 。 只 有 当 LOAD=1，ENP=ENT=0， 在CP作用下计数器才能正常工作， 否则保持原状态不变。
A
B
C
D
SD
& SD
RD
RD
RD
RD
&
&
CK A
R0 (1) R0 ( 2 )
CK B
R9 (1) R9 ( 2 )
5.两个置0输入端：R0(1)和R0(2)，当两个置0输入端都 是高电平时，计数器进入0000的状态（异步置0，R9(1) 和R9(2)中应有一个为0）。 6.两个置9输入端：R9(1)和R9(2)，当两个置9输入端都 是高电位时，计数器进入1001的状态（异步置9， R0(1)和R0(2)中应有一个为0）。
QC
QD
SD
& SD
RD RD RD
RD
&
&
R0 (1) R0 ( 2 )
CK B
R9 (1) R9 ( 2 )
74LS90－2分频 分频的十进制计数器 － 分频 分频+5分频的十进制计数器 输出 三位五进制 一位二进制 QA 计数器 QD QC QB 计数器
R9(1) R9(2) R0(1) R0(2) 控制信号
_________
CKUP CKDW LOAD
CLR
D
C
φ
B
φ
A φ
QD
QC
QB
QA
φ
φ
φ
φ
φ
φ
φ
φ
φ
φ
φ
φ
φ
φ φ
φ
φ
φ
74LS192的进位／借位输出是分开的，进位输出 是 CO ，加法计数进入状态1001后产生一个时钟周 期宽度的负脉冲输出。借位输出是 BO ，减法计数 进入状态0000后产生一个时钟周期宽度的负脉冲输 出。进位、借位的特性没有在功能表中表示出来， 因此许多手册中还需要对功能进行文字性的描述。
(5)计数控制 中规模计数器一般都有两个计数控制输入：ENP和 ENT(或 ENP ENT )。可以通过这两个输入来控制 计数是否进行。另外，ENT或 ENT 还可以控制是 否产生进位，只有当其有效时，计数器才能在一定状 态下产生进位。
LOAD
G1 1
& G 8 G16
≥1
FF0
& 1J
C1 R
CLR CKUP
__
1
__
_____
_____
CO
_____
CKDW
_________
2
BO
LOAD
A B
C
CLR CKUP CKDW _________ LOAD
_____
CO BO
QA QB
QC
A B C D
QA QB QC QD
D
QD
74LS192逻辑功能表
_________
CKUP CKDW LOAD
(2)预置功能 多数计数器都具有预置功能。计数器有一个预制控制 端， LOAD ，低电平有效。当 LOAD ＝0时，计数器 将预置信号加到每个触发器。预置方式分为同步预置 和异步预置。 异步预置：异步预置类似于触发器的异步复位／置位， 只要预置控制信号 有效，就立即实现预置，每 LOAD 个触发器的输出等于它的预置值。 同步预置：同步预置要求预置控制信号 LOAD 必须有 效，但是预置信号有效后，并不立即实现预置，而是 要到下一次有效时钟边沿到来时，才实现预置功能。 即：预置要和时钟同步。
RD
LOAD
7 4 1 6 1 时 序 图
Vcc RCO Q0 Q1 Q2 Q3 ET LD
16 15 14 13 12 11 10 9
74161
1
2
3
4
5
6
7
8
RD CP D0 D1 D2 D3 EP GND
此引脚图选自其他资料， 引脚的端子名称不同
(2)74LS192：可预置十进制可逆计数器 74LS192计数的编码采用8421码，计数循环是0000～ 1001。 采用双时钟方式的可逆计数器。当外部时钟接到CKUP 时进行加计数，接到CKDW时进行减计数。