7项目七 时序逻辑电路的设计

前面我们介绍了各种计数器的工作原理，在实际应用中 大都是采用集成计数器来实现的。
（四）555定时器及其应用
1、555定时器的电路结构及其工作原理
2、555定时器的典型应用
（1）用555定时器构成单稳态触发器 （2）用555定时器构成施密特触发器 （3）用555定时器构成多谐振荡器
（1）用555定时器构成单稳态触发器
（三）计数器
1、二进制加法计数器 （1）异步二进制计数器 计数脉冲CP不是同时加到各位触发器上。最低位触发 器由计数脉冲触发翻转，其他各位触发器由相邻低位 触发器输出的进位脉冲来触发，各位触发器状态变换 的时间先后不一，只有在前级触发器翻转后，后级触 发器才能翻转。这种引入计数脉冲的方式称为异步工 作方式。
VCC Q0 Q1 Q2 Q3 CP M1 M0
Q0 Q1 Q2 Q3
16 15 14 13 12 11 10 9 CR
M1
74LS194
CP
74LS194
M0
12345678
DSR
DSL
CR DSR D0 D1 D2 D3 DSL GND (a) 引脚排列图
D0 D1 D2 D3 (b) 逻辑功能示意图
号之后所处的状态。
约束条件：R+S=1，避免 出现不定状态的。
2、同步RS触发器
若要求触发器在某一指定时刻按输入信号所决定的状态 触发“翻转” 增加时钟脉冲CP 具有时钟脉冲控制的RS触发器称为同步RS触发器，又 称钟控触发器，它的状态改变与时钟脉冲同步。
（1）电路结构
CP＝0时，触发器保持原来状态不变。 CP＝1时，工作情况与基本RS触发器相同。
（2）用555定时器构成施密特触发器
（3）用555定时器构成多谐振荡器
（五）同步时序逻辑电路的分析与设计
1．时序逻辑电路的特点 功能特点：输出不仅取决于该时刻的输入，而且还与电 路原来的状态有关（有记忆功能）。 结构特点：一定含有作为存储单元的触发器。
2．时序逻辑电路的一般分析方法
同步时序逻辑电路：
根据逻辑功能的不同，触发器可以分为：RS触发器、D 触发器、JK触发器、T和T´触发器。 按照结构形式的不同，又可分为：基本RS触发器、同步 触发器、主从触发器和边沿触发器。 根据触发方式不同，触发器可以：分为电平触发器、边 沿触发器和主从触发器等。 本书主要讨论基本RS触发器，同步RS触发器，JK触发 器和D、T触发器。
1、寄存器
四位数码寄存器（ D触发器组成） 时钟脉冲CP上升沿到来，加在并行数据输入端的数据d3～d0立即被 送入寄存器中，即有 Q3n1Q2n1Q1n1Q0n1 D3D2D1D0
2、移位寄存器 （1）4位右移移位寄存器电路
（2）4位左移移位寄存器电路
（2）集成双向移位寄存器
集成双向移位寄存器74LS194
（2）工作原理
（3）特性方程
代入RS触发器的特性 方程式中，则
有效解决了同步RS触发器的约束条件和空翻现象。
JK触发器的波形图
CP＝1期间接收输入信号，CP下降沿到来时触发翻转，避免了空 翻现象的发生。 但主从JK触发器对输入信号的要求较高，抗干扰能力不强。为了 克服这个缺点，可选用具有边沿触发方式的JK触发器。
1．基本RS触发器
（1）电路结构
两个信号输入端，低电 平有效，在逻辑符号中 用小圆圈表示。 Q和Q 为两个互补输出 端，两者的逻辑状态刚 好相反。规定： 0状态： 1状态：
（2）工作原理
（3）特性方程
不定状态是不允许的，应当禁止。
Qn，现态，接受输入信号
之前的状态，即触发器原 来的稳定状态；
Qn+1，次态，接受输入信
输入、输出均有并行和串行方式，Q3和Q0兼作左、右移串行输出端
。M1、M0为工作方式控制端，取值（00、01、10、11）决定了寄存
器的逻辑功能。
集成双向移位寄存器74LS194的功能表
CR M1 M0 CP
0 × ×× 1 0 0× 10 1↑ 11 0↑ 11 1×
功能描述
异步清零 保持 右移 左移 并行输入
本章到此结束 谢谢!
例7.5 试分析图7-25所示时序逻辑电路的功能。
3．同步时序逻辑电路的一般设计方法
根据设计要求，设定状态，画出状态图→状态化简→状 态分配，列出状态转换编码表→选择触发器类型→确定 状态方程、输出方程、激励方程→根据激励方程和输出 方程画出逻辑图→检查自启动。
三、拓展知识
（一）74LS290芯片介绍 （二）74LS194芯片介绍 （三）74LS160/161芯片介绍 （四）74LS192芯片介绍
了解电路的输入/输出信号、触发器的类型等→根据给定的时序电路 图，写出输出方程、激励方程、状态方程→列出状态转换表或画出状 态图和波形图→确定电路逻辑功能。
异步时序逻辑电路：
异步时序逻辑电路的分析方法和同步时序逻辑电路的基本相同，只 是还应考虑各触发器的时钟条件，另外写出时钟方程。
例7.4 试分析图7-24所示时序逻辑电路的功能。
（2）工作原理
（3）特性方程
特 性 方 程 和 基 本 RS 触 发 器的完全一致，但约束 条件不同，且要求时钟 脉冲CP =1。
不定状态是不允许的，应当禁止。
同步触发器这种输出状态的变化取决于时钟电平高低的 工作方式，称为电平触发方式。 正电平触发方式：CP =1期间，触发器的状态发生改变； 负电平触发方式：CP=0期间，触发器的状态发生改变。 电平触发器方式的触发器存在空翻的可能。 例如，正电平触发时，在CP=1期间，若同步RS触发器 的输入信号发生多次变化，则输出状态也会相应发生多 次变化，这种现象称为触发器的空翻。
一、项目分析
项目内容：
触发器、寄存器、计数器、555时基电路的应用，常用集成电路的 应用，以及时序电路的分析与设计方法。
知识点：
① 掌握触发器的构成、逻辑功能和工作波形； ② 掌握寄存器的构成和逻辑功能； ③ 掌握计数器的构成和逻辑功能； ④ 掌握时序逻辑电路的特性和分析方法； ⑤ 掌握同步时序逻辑电路的设计方法。
（二）寄存器和移位寄存器
数字系统中暂时存放数码的逻辑部件。 按功能不同分为：数码寄存器（数据寄存器）和移位寄 存器。
1）数码寄存器只能并行送入数据\并行输出数据。 2）移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左 移，数据既可以并行输入、并行输出，也可以串行输入、串行输出， 还可以并行输入、串行输出，串行输入、并行输出。
边沿触发方式
仅在CP脉冲的上升沿或下降沿到来时，触发器才能接收 输入信号，触发并完成状态转换，而在CP = 0和CP = 1 期间，触发器状态均保持不变。 下降沿触发的JK触发器：
CP端加“∧”表示边沿触发，不加“∧”表 示电平触发； CP端加“∧”且有“o”表示下降沿触发； 不加“o”表示上升沿触发。
项目七 时序逻辑电路的设计
一、项目分析 二、相关知识
（一）触发器 （二）寄存器和移位寄存器 （三）计数器 （四）555定时器及其应用 （五）同步时序逻辑电路的分析与设计
三、拓展知识
（一）74LS290芯片介绍 （二）74LS194芯片介绍 （三）74LS160/161芯片介绍 （四）74LS192芯片介绍
例，
当输入信号J、K的波形如图7-5（d）所示时，请分别画 出两种JK触发器的输出波形（假设各触发器初态均为 0）。
4、D、T触发器
（1）D触发器
在CP脉冲作用下，具有置0、置1逻辑功能。
（2）T触发器
在时钟脉冲作用下具有翻转、保持功能。
例7.3
逻辑电路如图7-10（a）所示，分析其逻辑功能。已知 输入信号D和时钟脉冲CP如图7-10（b）所示，画出Q 的波形。设电路初始状态为0。
一、项目分析
能力点：
① 具有分析同步/异步逻辑电路的能力； ② 具有设计同步时序逻辑电路的能力； ③ 具有检查和排除数字系统一般故障的能力； ④ 具有利用计算机辅助设计软件绘制并仿真电路的能力。
二、相关知识
（一）触发器 触发器是一种在时钟信号控制下，根据输入信号进行触 发（即置0或置1）或保持状态不变的具有记忆功能的基 本逻辑单元电路。 它有两个稳定的状态：0状态和1状态； 不同的输入情况下，它可以被置成0状态或1状态； 当输入信号消失后，所置成的状态能够保持不变。
例7.1
已知同步RS触发器的输入信号R、S及时钟脉冲CP的波 形如图7-3所示。设触发器的初始状态为0态，试画出输 出端Q的波形图。
3、JK触发器
（1）电路结构
主从JK触发器
ቤተ መጻሕፍቲ ባይዱ两触发器交替工作： CP=1时主触发器工作，从触发器封锁； CP = 0时主触发器封锁，从触发器工作； 保证了在CP的每个周期内触发器的状态只变化一次，提高了触发 器的工作可靠性。
基于上述原因，在高速的数字系统中，大都采用同步计 数器。
（2）同步二进制加法计数器
同步二进制加法计数器一般由T触发器组成。T触发器可 由JK触发器或者D触发器转换而成。
由主从型JK触发器组成的4位同步二进制加法计数器
2．十进制计数器
十进制计数器是在二进制计数器的基础上得到的，因此 也称为二—十进制计数器。用4个主从型J-反触发器组成 的1位同步十进制加法计数器：
① 异步二进制加法计数器
CP、Q0、Q1、Q2信号的频率依次降低1/2，因此，计数器又称分 频器，依次为CP脉冲的二分频、四分频、八分频 。
② 异步二进制减法计数器
③ 异步计数器的特点
最大优点：电路结构简单。 主要缺点：
各触发器翻转时存在延迟时间，级数越多，延迟时间越长，因此计 数速度慢；同时由于延迟时间，在有效状态转换过程中会出现过渡 状态而造成逻辑错误。