四输入与非门版图
7400TTL2输入端四与非门
7400TTL2输入端四与非门7401TTL集电极开路2输入端四与非门7402TTL2输入端四或非门7403TTL集电极开路2输入端四与非门7404TTL六反相器7405TTL集电极开路六反相器7406TTL集电极开路六反相高压驱动器7407TTL集电极开路六正相高压驱动器7408TTL2输入端四与门7409TTL集电极开路2输入端四与门7410TTL3输入端3与非门74107TTL带清除主从双J-K触发器74109TTL带预置清除正触发双J-K触发器7411TTL3输入端3与门74112TTL带预置清除负触发双J-K触发器7412TTL开路输出3输入端三与非门74121TTL单稳态多谐振荡器74122TTL可再触发单稳态多谐振荡器74123TTL双可再触发单稳态多谐振荡器74125TTL三态输出高有效四总线缓冲门74126TTL三态输出低有效四总线缓冲门7413TTL4输入端双与非施密特触发器74132TTL2输入端四与非施密特触发器74133TTL13输入端与非门74136TTL四异或门74138TTL3-8线译码器/复工器74139TTL双2-4线译码器/复工器7414TTL六反相施密特触发器74145TTLBCD—十进制译码/驱动器7415TTL开路输出3输入端三与门74150TTL16选1数据选择/多路开关74151TTL8选1数据选择器74153TTL双4选1数据选择器74154TTL4线—16线译码器74155TTL图腾柱输出译码器/分配器74156TTL开路输出译码器/分配器74157TTL同相输出四2选1数据选择器74158TTL反相输出四2选1数据选择器7416TTL开路输出六反相缓冲/驱动器74160TTL可预置BCD异步清除计数器74161TTL可予制四位二进制异步清除计数器74162TTL可预置BCD同步清除计数器74163TTL可予制四位二进制同步清除计数器74164TTL八位串行入/并行输出移位寄存器74165TTL八位并行入/串行输出移位寄存器74166TTL八位并入/串出移位寄存器74169TTL二进制四位加/减同步计数器7417TTL开路输出六同相缓冲/驱动器74170TTL开路输出4×4寄存器堆74173TTL三态输出四位D型寄存器74174TTL带公共时钟和复位六D触发器74175TTL带公共时钟和复位四D触发器74180TTL9位奇数/偶数发生器/校验器74181TTL算术逻辑单元/函数发生器74185TTL二进制—BCD代码转换器74190TTLBCD同步加/减计数器74191TTL二进制同步可逆计数器74192TTL可预置BCD双时钟可逆计数器74193TTL可预置四位二进制双时钟可逆计数器74194TTL四位双向通用移位寄存器74195TTL四位并行通道移位寄存器74196TTL十进制/二-十进制可预置计数锁存器74197TTL二进制可预置锁存器/计数器7420TTL4输入端双与非门7421TTL4输入端双与门7422TTL开路输出4输入端双与非门74221TTL双/单稳态多谐振荡器74240TTL八反相三态缓冲器/线驱动器74241TTL八同相三态缓冲器/线驱动器74243TTL四同相三态总线收发器74244TTL八同相三态缓冲器/线驱动器74245TTL八同相三态总线收发器74247TTLBCD—7段15V输出译码/驱动器74248TTLBCD—7段译码/升压输出驱动器74249TTLBCD—7段译码/开路输出驱动器74251TTL三态输出8选1数据选择器/复工器74253TTL三态输出双4选1数据选择器/复工器74256TTL双四位可寻址锁存器74257TTL三态原码四2选1数据选择器/复工器74258TTL三态反码四2选1数据选择器/复工器74259TTL八位可寻址锁存器/3-8线译码器7426TTL2输入端高压接口四与非门74260TTL5输入端双或非门74266TTL2输入端四异或非门7427TTL3输入端三或非门74273TTL带公共时钟复位八D触发器74279TTL四图腾柱输出S-R锁存器7428TTL2输入端四或非门缓冲器74283TTL4位二进制全加器74290TTL二/五分频十进制计数器74293TTL二/八分频四位二进制计数器74295TTL四位双向通用移位寄存器74298TTL四2输入多路带存贮开关74299TTL三态输出八位通用移位寄存器7430TTL8输入端与非门7432TTL2输入端四或门74322TTL带符号扩展端八位移位寄存器74323TTL三态输出八位双向移位/存贮寄存器7433TTL开路输出2输入端四或非缓冲器74347TTLBCD—7段译码器/驱动器74352TTL双4选1数据选择器/复工器74353TTL三态输出双4选1数据选择器/复工器74365TTL门使能输入三态输出六同相线驱动器74365TTL门使能输入三态输出六同相线驱动器74366TTL门使能输入三态输出六反相线驱动器74367TTL4/2线使能输入三态六同相线驱动器74368TTL4/2线使能输入三态六反相线驱动器7437TTL开路输出2输入端四与非缓冲器74373TTL三态同相八D锁存器74374TTL三态反相八D锁存器74375TTL4位双稳态锁存器74377TTL单边输出公共使能八D锁存器74378TTL单边输出公共使能六D锁存器74379TTL双边输出公共使能四D锁存器7438TTL开路输出2输入端四与非缓冲器74380TTL多功能八进制寄存器7439TTL开路输出2输入端四与非缓冲器74390TTL双十进制计数器74393TTL双四位二进制计数器7440TTL4输入端双与非缓冲器7442TTLBCD—十进制代码转换器74352TTL双4选1数据选择器/复工器74353TTL三态输出双4选1数据选择器/复工器74365TTL门使能输入三态输出六同相线驱动器74366TTL门使能输入三态输出六反相线驱动器74367TTL4/2线使能输入三态六同相线驱动器74368TTL4/2线使能输入三态六反相线驱动器7437TTL开路输出2输入端四与非缓冲器74373TTL三态同相八D锁存器74374TTL三态反相八D锁存器74375TTL4位双稳态锁存器74377TTL单边输出公共使能八D锁存器74378TTL单边输出公共使能六D锁存器74379TTL双边输出公共使能四D锁存器7438TTL开路输出2输入端四与非缓冲器74380TTL多功能八进制寄存器7439TTL开路输出2输入端四与非缓冲器74390TTL双十进制计数器74393TTL双四位二进制计数器7440TTL4输入端双与非缓冲器7442TTLBCD—十进制代码转换器74447TTLBCD—7段译码器/驱动器7445TTLBCD—十进制代码转换/驱动器74450TTL16:1多路转接复用器多工器74451TTL双8:1多路转接复用器多工器74453TTL四4:1多路转接复用器多工器7446TTLBCD—7段低有效译码/驱动器74460TTL十位比较器74461TTL八进制计数器74465TTL三态同相2与使能端八总线缓冲器74466TTL三态反相2与使能八总线缓冲器74467TTL三态同相2使能端八总线缓冲器74468TTL三态反相2使能端八总线缓冲器74469TTL八位双向计数器7447TTLBCD—7段高有效译码/驱动器7448TTLBCD—7段译码器/内部上拉输出驱动74490TTL双十进制计数器74491TTL十位计数器74498TTL八进制移位寄存器7450TTL2-3/2-2输入端双与或非门74502TTL八位逐次逼近寄存器74503TTL八位逐次逼近寄存器7451TTL2-3/2-2输入端双与或非门74533TTL三态反相八D锁存器74534TTL三态反相八D锁存器7454TTL四路输入与或非门74540TTL八位三态反相输出总线缓冲器7455TTL4输入端二路输入与或非门74563TTL八位三态反相输出触发器74564TTL八位三态反相输出D触发器74573TTL八位三态输出触发器74574TTL八位三态输出D触发器74645TTL三态输出八同相总线传送接收器74670TTL三态输出4×4寄存器堆7473TTL带清除负触发双J-K触发器7474TTL带置位复位正触发双D触发器7476TTL带预置清除双J-K触发器7483TTL四位二进制快速进位全加器7485TTL四位数字比较器7486TTL2输入端四异或门7490TTL可二/五分频十进制计数器7493TTL可二/八分频二进制计数器7495TTL四位并行输入\输出移位寄存器7497TTL6位同步二进制乘法器。
模拟电路实验框架图
CD4046B锁相环CC4526B可预置二进制1/N计数器
CD4027双J-K触发器
附录常用数字集成电路引脚图
74LS00二输入与非门74LS01二输入与非门（OC）74LS02二输入或非门
74LS04六非门74LS10三输入与非门74LS20四输入与非门
74LS27三输入或非门74LS49 BCD七段译码器74LS74双D触发器
74LS73双JK触发器74LS86二输入异或门74LS90二-五进制计数器
74LS93四位二进制计数器74LS125四三态门74LS183双全加器
74LS138 3-8译码器74LS139双2-4译码器
74LБайду номын сангаас153二4选1数据选择器74LS163同步4位二进制计数器
74LS169 4位二进制可逆计数器74LS194 4位双向移位寄存器
74LS248带上拉BCD七段译码器74LS283四位全加器
10-4编码器(74HC147)的芯片设计
图4.4.1四输入与非门的原理图
建立symbol
图4.4.2四输入与非门的symbol
4.5五输入与非门
建立schematic view
图4.5.1五输入与非门的原理图
建立symbol
图4.5.2五输入与非门symbol
4.6输入反相器
建立schematic view
同理可算得NMOS管 (n)=3.24取W=3um L=1um
3.2.3与非门电路
内部逻辑门的设计采用与非门的等效反相器设计，也就是根据晶体管的串并联关系，再根据等效反相器中相应晶体管的尺寸，直接获得与非门的各晶体管的尺寸的方法。
以两输入与非门为例：
•P管的W/L的计算
将两输入与非门的两个并联P管等效为内部反相器的P管，为保证在只有一个PMOS管导通的情况下，仍能获得所需要的上升时间，要求各PMOS管的宽长比与反相器中的PMOS管相同，即Wp=6um
•N管的W/L的计算
二输入与非门 （n）=6 取W=6um L=1um
三输入与非门 （n）=9 取W=9um L=1um
四输入与非门 （n）=12 取W=12um L=1um
五输入与非门 （n）=15 取W=15um L=1um
3.2.4输入级电路
•提拉管PM1的(W/L)的计算
为了节省面积，同时又能使较快上升，取(W/L)=3，此处的L=1um，即W=3um。
数字集成电路课程设计
题目：10-4编码器（74HC147）的芯片设计
姓名：周宜斌
学号：111000843
学院：物理与信息工程学院
专业：微电子学
年级：2010级
指导教师：陈群超（签名）
2014年1月5日
74ls02
tPLH 传输延迟 tPHL 传输延迟
A或B A或B
Y CL=15pF RL=2kΩ
Y
最小
参数值 典型 10 10
最大 15 15
单位
ns ns
天水天光半导体有限责任公司（八七一厂） 2005.1 版
电 性 能：（除特别说明外，均为全温度范围）
74Ⅱ
符号 参数名称
测试条件
参数值
最小 典型 最大
VIK 输入钳位电压
Vcc=最小 II=-18mA
VOH 输出高电平电压
Vcc=最小 VIL=最大 2.7 IOH=最大
VOL 输出低电平电压
Vcc=最小 VIH=2V IOL=最大
输入电流 II (最大输入电压时) Vcc=最大 VI=7V
工作环境温度
74Ⅱ
参数值
最小 典型 最大
4.75 5 5.25
0.8
-400
8
-40
85
54
参数值
单位
最小 典型 最大
4.5 5 5.5 V
2
V
0.7 V
-400 μA
4 mA
-55
125 ℃
天水天光半导体有限责任公司（八七一厂） 2005.1 版
54LS02/74LS02 LSTTL 型四 2 输入或非门
典型参数：
tpd=10ns Pd=2.75mW/每门 逻辑符号：
54LS02/74LS02 LSTTL 型四 2 输入或非门
线路图（1/4）
逻辑式： Y=A+B
逻辑表：
输入
输出
A
B
Y
H
H
L
L
H
L
数字集成电路课程设计74hc138
目录1．目的与任务 (1)2.教学内容基要求 (1)3.设计的方法与计算分析 (1)3.1 74H C138芯片简介 (1)3.2 电路设计 (3)3.3功耗与延时计算 (6)4.电路模拟 (14)4.1直流分析 (15)4.2 瞬态分析 (17)4.3功耗分析 (19)5.版图设计 (19)5.1 输入级的设计 (19)5.2 内部反相器的设计 (19)5.3输入和输出缓冲门的设计 (22)5.4内部逻辑门的设计 (23)5.5输出级的设计 (24)5.6连接成总电路图 (24)5.3版图检查 (24)6.总图的整理 (26)7.经验与体会 (26)8.参考文献 (26)附录 A 电路原理图总图 (28)附录B总电路版图 (29)集成1. 目的与任务本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。
2. 教学内容基本要求2.1课程设计题目及要求器件名称：3-8译码器的74HC138芯片 要求电路性能指标：⑴可驱动10个LSTTL 电路（相当于15pF 电容负载）； ⑵输出高电平时，OH I ≤20uA,min,OH V =4.4V; ⑶输出低电平时，OLI ≤4mA ，manOL V , =0.4V⑷输出级充放电时间r t =ft ，pdt ＜25ns ；⑸工作电源5V ，常温工作，工作频率workf =30MHZ ，总功耗maxP =15mW 。
2.2课程设计的内容 1. 功能分析及逻辑设计； 2. 电路设计及器件参数计算；3. 估算功耗与延时；4. 电路模拟与仿真；5. 版图设计；6. 版图检查：DRC 与LVS ；7. 后仿真(选做)；8. 版图数据提交。
2.3课程设计的要求与数据1. 独立完成设计74HC138芯片的全过程；2. 设计时使用的工艺及设计规则： MOSIS:mhp_ns5；3. 根据所用的工艺，选取合理的模型库；4. 选用以lambda(λ)为单位的设计规则；3. 设计的方法与计算分析3.1 74HC138芯片简介74HC138是一款高速CMOS器件，74HC138引脚兼容低功耗肖特基TTL 系列图3-1 74HC138管脚图表3-1 74HC138真值表由于74HC138芯片是由两个2-4译码器组成，两个译码器是独立的，所以，这里只分析其中一个译码器。
TTL2输入端四与非门
7400TTL2输入端四与非门7401TTL集电极开路2输入端四与非门7402TTL2输入端四或非门7403TTL集电极开路2输入端四与非门7404TTL六反相器7405TTL集电极开路六反相器7406TTL集电极开路六反相高压驱动器7407TTL集电极开路六正相高压驱动器7408TTL2输入端四与门7409TTL集电极开路2输入端四与门7410TTL3输入端3与非门74107TTL带清除主从双J-K触发器74109TTL带预置清除正触发双J-K触发器7411TTL3输入端3与门74112TTL带预置清除负触发双J-K触发器7412TTL开路输出3输入端三与非门74121TTL单稳态多谐振荡器74122TTL可再触发单稳态多谐振荡器74123TTL双可再触发单稳态多谐振荡器74125TTL三态输出高有效四总线缓冲门74126TTL三态输出低有效四总线缓冲门7413TTL4输入端双与非施密特触发器74132TTL2输入端四与非施密特触发器74133TTL13输入端与非门74136TTL四异或门74138TTL3-8线译码器/复工器74139TTL双2-4线译码器/复工器7414TTL六反相施密特触发器74145TTLBCD—十进制译码/驱动器7415TTL开路输出3输入端三与门74150TTL16选1数据选择/多路开关74153TTL双4选1数据选择器74154TTL4线—16线译码器74155TTL图腾柱输出译码器/分配器74156TTL开路输出译码器/分配器74157TTL同相输出四2选1数据选择器74158TTL反相输出四2选1数据选择器7416TTL开路输出六反相缓冲/驱动器74160TTL可预置BCD异步清除计数器74161TTL可予制四位二进制异步清除计数器74162TTL可预置BCD同步清除计数器74164TTL八位串行入/并行输出移位寄存器74165TTL八位并行入/串行输出移位寄存器74166TTL八位并入/串出移位寄存器74169TTL二进制四位加/减同步计数器7417TTL开路输出六同相缓冲/驱动器74170TTL开路输出4×4寄存器堆74173TTL三态输出四位D型寄存器74174TTL带公共时钟和复位六D触发器74175TTL带公共时钟和复位四D触发器74180TTL9位奇数/偶数发生器/校验器74181TTL算术逻辑单元/函数发生器74185TTL二进制—BCD代码转换器74190TTLBCD同步加/减计数器74191TTL二进制同步可逆计数器74192TTL可预置BCD双时钟可逆计数器74193TTL可预置四位二进制双时钟可逆计数器74194TTL四位双向通用移位寄存器74195TTL四位并行通道移位寄存器74196TTL十进制/二-十进制可预置计数锁存器74197TTL二进制可预置锁存器/计数器7420TTL4输入端双与非门7421TTL4输入端双与门7422TTL开路输出4输入端双与非门74221TTL双/单稳态多谐振荡器74240TTL八反相三态缓冲器/线驱动器74241TTL八同相三态缓冲器/线驱动器74243TTL四同相三态总线收发器74244TTL八同相三态缓冲器/线驱动器74245TTL八同相三态总线收发器74247TTLBCD—7段15V输出译码/驱动器74248TTLBCD—7段译码/升压输出驱动器74249TTLBCD—7段译码/开路输出驱动器74251TTL三态输出8选1数据选择器/复工器74253TTL三态输出双4选1数据选择器/复工器74256TTL双四位可寻址锁存器74257TTL三态原码四2选1数据选择器/复工器74258TTL三态反码四2选1数据选择器/复工器74259TTL八位可寻址锁存器/3-8线译码器7426TTL2输入端高压接口四与非门74260TTL5输入端双或非门74266TTL2输入端四异或非门7427TTL3输入端三或非门74273TTL带公共时钟复位八D触发器74279TTL四图腾柱输出S-R锁存器7428TTL2输入端四或非门缓冲器74283TTL4位二进制全加器74290TTL二/五分频十进制计数器74293TTL二/八分频四位二进制计数器74295TTL四位双向通用移位寄存器74298TTL四2输入多路带存贮开关74299TTL三态输出八位通用移位寄存器7430TTL8输入端与非门7432TTL2输入端四或门74322TTL带符号扩展端八位移位寄存器74323TTL三态输出八位双向移位/存贮寄存器7433TTL开路输出2输入端四或非缓冲器74347TTLBCD—7段译码器/驱动器74352TTL双4选1数据选择器/复工器74353TTL三态输出双4选1数据选择器/复工器74365TTL门使能输入三态输出六同相线驱动器74365TTL门使能输入三态输出六同相线驱动器74366TTL门使能输入三态输出六反相线驱动器74367TTL4/2线使能输入三态六同相线驱动器74368TTL4/2线使能输入三态六反相线驱动器7437TTL开路输出2输入端四与非缓冲器74373TTL三态同相八D锁存器74374TTL三态反相八D锁存器74375TTL4位双稳态锁存器74377TTL单边输出公共使能八D锁存器74378TTL单边输出公共使能六D锁存器74379TTL双边输出公共使能四D锁存器7438TTL开路输出2输入端四与非缓冲器74380TTL多功能八进制寄存器7439TTL开路输出2输入端四与非缓冲器74390TTL双十进制计数器74393TTL双四位二进制计数器7440TTL4输入端双与非缓冲器7442TTLBCD—十进制代码转换器74352TTL双4选1数据选择器/复工器74353TTL三态输出双4选1数据选择器/复工器74365TTL门使能输入三态输出六同相线驱动器74366TTL门使能输入三态输出六反相线驱动器74367TTL4/2线使能输入三态六同相线驱动器74368TTL4/2线使能输入三态六反相线驱动器7437TTL开路输出2输入端四与非缓冲器74373TTL三态同相八D锁存器74374TTL三态反相八D锁存器74375TTL4位双稳态锁存器74377TTL单边输出公共使能八D锁存器74378TTL单边输出公共使能六D锁存器74379TTL双边输出公共使能四D锁存器7438TTL开路输出2输入端四与非缓冲器74380TTL多功能八进制寄存器7439TTL开路输出2输入端四与非缓冲器74390TTL双十进制计数器74393TTL双四位二进制计数器7440TTL4输入端双与非缓冲器7442TTLBCD—十进制代码转换器74447TTLBCD—7段译码器/驱动器7445TTLBCD—十进制代码转换/驱动器74450TTL16:1多路转接复用器多工器74451TTL双8:1多路转接复用器多工器74453TTL四4:1多路转接复用器多工器7446TTLBCD—7段低有效译码/驱动器74460TTL十位比较器74461TTL八进制计数器74465TTL三态同相2与使能端八总线缓冲器74466TTL三态反相2与使能八总线缓冲器74467TTL三态同相2使能端八总线缓冲器74468TTL三态反相2使能端八总线缓冲器74469TTL八位双向计数器7447TTLBCD—7段高有效译码/驱动器7448TTLBCD—7段译码器/内部上拉输出驱动74490TTL双十进制计数器74491TTL十位计数器74498TTL八进制移位寄存器7450TTL2-3/2-2输入端双与或非门74502TTL八位逐次逼近寄存器74503TTL八位逐次逼近寄存器7451TTL2-3/2-2输入端双与或非门74533TTL三态反相八D锁存器74534TTL三态反相八D锁存器7454TTL四路输入与或非门74540TTL八位三态反相输出总线缓冲器7455TTL4输入端二路输入与或非门74563TTL八位三态反相输出触发器74564TTL八位三态反相输出D触发器74573TTL八位三态输出触发器74574TTL八位三态输出D触发器74645TTL三态输出八同相总线传送接收器74670TTL三态输出4×4寄存器堆7473TTL带清除负触发双J-K触发器7474TTL带置位复位正触发双D触发器7476TTL带预置清除双J-K触发器7483TTL四位二进制快速进位全加器7485TTL四位数字比较器7486TTL2输入端四异或门7490TTL可二/五分频十进制计数器7493TTL可二/八分频二进制计数器7495TTL四位并行输入\输出移位寄存器7497TTL6位同步二进制乘法器。
四输出与非门版图
作业报告作业题目：画一个4输入与非门的版图，w=5~20. L =2~10.作业要求：（1）画出版图并进行设计规则检查，提取T-spice 网表文件（2）根据从版图中提取的参数，用T-space软件进行仿真，观测器输出波形。
（3）采用CMOS 2 um工艺。
（4）撰写设计报告，设计报告如有雷同均视为不及格，请各位妥善保管好自己的设计文档。
（5）提交报告的最后截止日期位6月10号。
一四输入与非门电路图如下图所示：四输入与非门的工作原理为：四输入端CMOS与非门电路，其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。
每个输入端连到一个N沟道和一个P沟道MOS管的栅极。
当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。
真值表如下所示：二版图的绘制这次作业要求四输入与非门的宽和长的范围是w=5~20. L =2~10。
我绘制的版图选取W=16 um L=2um ，绘制的过程为：（1）绘制接合端口Abut（2）绘制电源Vdd和Gnd，以及相应端口（3）绘制Nwell层（4）绘制N阱节点（5）绘制衬底节点（6）绘制Nselect区和Pselect区（7）绘制NMOS有源区和PMOS有源区（8）绘制多晶硅层（9）绘制NAND 4 的输入口（10）绘制NAND 4 的输出口（11）绘制NMOS有源区和PMOS的源极三T-spice仿真在绘制完版图之后，经过设计规则检查无误后就可以提取网表进行仿真了。
（1）版图的网表提取结果为：* Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ; * TDB File: D:\20113250\youwenhao-NAND4.tdb* Cell: Cell0Version 1.03* Extract Definition File: D:\Tanner EDA\Tanner Tools v13.0\ExampleSetup\lights.ext* Extract Date and Time: 06/10/2014 - 01:20.include "C:\Users\Administrator\Desktop\ml5_20.md"V1 Vdd Gnd 5va A Gnd PULSE (0 2.5 100n 2.5n 2.5n 100n 200n)vb B Gnd PULSE (0 2.5 50n 2.5n 2.5n 50n 100n)vc C Gnd PULSE (0 2.5 25n 2.5n 2.5n 25n 50n)vd D Gnd PULSE (0 2.5 12.5n 2.5n 2.5n 12.5n 25n).tran 1n 400n.print tran v(A) v(B) v(C) v(D) v(Out)* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* NODE NAME ALIASES* 1 = GND (34.5 , -41.5)* 2 = vdd (32, 15)* 3 = OUT (47.5 , 9)* 4 = D (84 , -6)* 5 = C (70.5 , -5.5)* 6 = B (59.5 , -6)* 7 = A (38 , -5)V1 Vdd Gnd 5va A Gnd PULSE (0 12.5 500n 12.5n 12.5n 5100n 1000n)vb B Gnd PULSE (0 12.5 250n 12.5n 12.5n 250n 500n)vc C Gnd PULSE (0 12.5 125n 12.5n 12.5n 125n 250n)vd D Gnd PULSE (0 12.5 62.5n 12.5n 12.5n 62.5n 125n).tran 1n 1000n.print tran v(D) v(C) v(B) v(A) v(Out)M1 Vdd 4 Out Vdd PMOS L=2u W=16u AD=88p PD=47u AS=60p PS=23.5u $ (44 37 46 53)M2 Out 5 Vdd Vdd PMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 37 36.5 53)M3 Vdd 6 Out Vdd PMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 37 27.5 53)M4 Out 7 Vdd Vdd PMOS L=2u W=16u AD=112p PD=30u AS=88p PS=47u $ (9.5 37 11.5 53)M5 Out 4 Out Gnd NMOS L=2u W=16u AD=120p PD=47u AS=60p PS=23.5u $ (44 0 46 16) M6 Out 5 Out Gnd NMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 0 36.5 16)M7 Out 6 Out Gnd NMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 0 27.5 16)M8 Out 7 Gnd Gnd NMOS L=2u W=16u AD=112p PD=30u AS=92p PS=47u $ (9.5 0 11.5 16)* Pins of element D1 are shorted:* D1 vdd vdd D_lateral $ (88 18.5 91 26.5)* Pins of element D2 are shorted:* D2 vdd vdd D_lateral $ (36 18.5 39.5 26.5)* Total Nodes: 11* Total Elements: 10* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.001 sec* Total Extract Elapsed Time: 0.746 sec.END（2）提取的网表经过T-spice运行后的文件为：T-Spice - Tanner SPICET-Spice - Tanner SPICEVersion 13.00Standalone hardware lockProduct Release ID: T-Spice Win32 13.00.20080321.01:01:33Copyright ?1993-2008 Tanner EDAOpening output file "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.out"Parsing "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.spc"Initializing parser from header file "C:\Users\Administrator\Desktop\游文浩20113250\header.sp"Including "C:\Users\Administrator\Desktop\ml5_20.md"Loaded MOSLevel2 model library, SPICE Level 2 MOSFET revision 1.0Warning : Pulse period is too small, reset to rt + ft + pw = 5.125e-006Accuracy and Convergence options:numndset|dchold = 100Timestep and Integration options:relq|relchgtol = 0.0005Model Evaluation options:dcap = 2 defnrb = 0 [sq] defnrd = 0 [sq]defnrs = 0 [sq] tnom = 25 [deg C]General options:search = C:\Users\Administrator\Desktop temp = 25 [deg C]threads = 4Output options:acout = 1 ingold = 0Device and node counts:MOSFETs - 8 MOSFET geometries - 8BJTs - 0 JFETs - 0MESFETs - 0 Diodes - 0Capacitors - 0 Resistors - 0Inductors - 0 Mutual inductors - 0Transmission lines - 0 Coupled transmission lines - 0Voltage sources - 5 Current sources - 0VCVS - 0 VCCS - 0CCVS - 0 CCCS - 0 V-control switch - 0 I-control switch - 0Macro devices - 0 External C model instances - 0HDL devices - 0Subcircuits - 0 Subcircuit instances - 0Independent nodes - 5 Boundary nodes - 6Total nodes - 11*** 1 WARNING MESSAGE GENERATED DURING SETUPParsing 0.00 secondsSetup 0.01 secondsDC operating point 0.00 secondsTransient Analysis 0.11 secondsOverhead 1.50 seconds-----------------------------------------Total 1.62 secondsSimulation completed with 1 Warning（3）仿真结果为：四作业总结：完成这次作业之后，我对于集成电路版图的绘制有了一个全新的认识，初步掌握了Tunner软件的使用以及T-spice仿真软件的使用。
2、3、4输入或非门版图设计
《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N o n=5 off=0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N o n=5 off=0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。
四输入与非门版图
作业报告作业题目：画一个4输入与非门的版图，w=5~20. L =2~10.作业要求：（1）画出版图并进行设计规则检查，提取T-spice 网表文件（2）根据从版图中提取的参数，用T-space软件进行仿真，观测器输出波形。
（3）采用CMOS 2 um工艺。
（4）撰写设计报告，设计报告如有雷同均视为不及格，请各位妥善保管好自己的设计文档。
（5）提交报告的最后截止日期位6月10号。
一四输入与非门电路图如下图所示：四输入与非门的工作原理为：四输入端CMOS与非门电路，其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。
每个输入端连到一个N沟道和一个P沟道MOS管的栅极。
当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。
真值表如下所示：二版图的绘制这次作业要求四输入与非门的宽和长的范围是w=5~20. L =2~10。
我绘制的版图选取W=16 um L=2um ，绘制的过程为：（1）绘制接合端口Abut（2）绘制电源Vdd和Gnd，以及相应端口（3）绘制Nwell层（4）绘制N阱节点（5）绘制衬底节点（6）绘制Nselect区和Pselect区（7）绘制NMOS有源区和PMOS有源区（8）绘制多晶硅层（9）绘制NAND 4 的输入口（10）绘制NAND 4 的输出口（11）绘制NMOS有源区和PMOS的源极三T-spice仿真在绘制完版图之后，经过设计规则检查无误后就可以提取网表进行仿真了。
（1）版图的网表提取结果为：* Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ; * TDB File: D:\20113250\youwenhao-NAND4.tdb* Cell: Cell0 Version 1.03* Extract Definition File: D:\Tanner EDA\Tanner Tools v13.0\ExampleSetup\lights.ext* Extract Date and Time: 06/10/2014 - 01:20.include "C:\Users\Administrator\Desktop\ml5_20.md"V1 Vdd Gnd 5va A Gnd PULSE (0 2.5 100n 2.5n 2.5n 100n 200n)vb B Gnd PULSE (0 2.5 50n 2.5n 2.5n 50n 100n)vc C Gnd PULSE (0 2.5 25n 2.5n 2.5n 25n 50n)vd D Gnd PULSE (0 2.5 12.5n 2.5n 2.5n 12.5n 25n).tran 1n 400n.print tran v(A) v(B) v(C) v(D) v(Out)* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* NODE NAME ALIASES* 1 = GND (34.5 , -41.5)* 2 = vdd (32, 15)* 3 = OUT (47.5 , 9)* 4 = D (84 , -6)* 5 = C (70.5 , -5.5)* 6 = B (59.5 , -6)* 7 = A (38 , -5)V1 Vdd Gnd 5va A Gnd PULSE (0 12.5 500n 12.5n 12.5n 5100n 1000n)vb B Gnd PULSE (0 12.5 250n 12.5n 12.5n 250n 500n)vc C Gnd PULSE (0 12.5 125n 12.5n 12.5n 125n 250n)vd D Gnd PULSE (0 12.5 62.5n 12.5n 12.5n 62.5n 125n).tran 1n 1000n.print tran v(D) v(C) v(B) v(A) v(Out)M1 Vdd 4 Out Vdd PMOS L=2u W=16u AD=88p PD=47u AS=60p PS=23.5u $ (44 37 46 53)M2 Out 5 Vdd Vdd PMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 37 36.5 53)M3 Vdd 6 Out Vdd PMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 37 27.5 53)M4 Out 7 Vdd Vdd PMOS L=2u W=16u AD=112p PD=30u AS=88p PS=47u $ (9.5 37 11.5 53)M5 Out 4 Out Gnd NMOS L=2u W=16u AD=120p PD=47u AS=60p PS=23.5u $ (44 0 46 16)M6 Out 5 Out Gnd NMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 0 36.5 16)M7 Out 6 Out Gnd NMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 0 27.516)M8 Out 7 Gnd Gnd NMOS L=2u W=16u AD=112p PD=30u AS=92p PS=47u $ (9.5 0 11.5 16)* Pins of element D1 are shorted:* D1 vdd vdd D_lateral $ (88 18.5 91 26.5)* Pins of element D2 are shorted:* D2 vdd vdd D_lateral $ (36 18.5 39.5 26.5)* Total Nodes: 11* Total Elements: 10* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.001 sec* Total Extract Elapsed Time: 0.746 sec.END（2）提取的网表经过T-spice运行后的文件为：T-Spice - Tanner SPICET-Spice - Tanner SPICEVersion 13.00Standalone hardware lockProduct Release ID: T-Spice Win32 13.00.20080321.01:01:33Copyright ?1993-2008 Tanner EDAOpening output file "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.out"Parsing "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.spc"Initializing parser from header file "C:\Users\Administrator\Desktop\游文浩20113250\header.sp"Including "C:\Users\Administrator\Desktop\ml5_20.md"Loaded MOSLevel2 model library, SPICE Level 2 MOSFET revision 1.0Warning : Pulse period is too small, reset to rt + ft + pw = 5.125e-006Accuracy and Convergence options:numndset|dchold = 100Timestep and Integration options:relq|relchgtol = 0.0005Model Evaluation options:dcap = 2 defnrb = 0 [sq] defnrd = 0 [sq]defnrs = 0 [sq] tnom = 25 [deg C]General options:search = C:\Users\Administrator\Desktop temp = 25 [deg C]threads = 4Output options:acout = 1 ingold = 0Device and node counts:MOSFETs - 8 MOSFET geometries - 8BJTs - 0 JFETs - 0MESFETs - 0 Diodes - 0Capacitors - 0 Resistors - 0Inductors - 0 Mutual inductors - 0Transmission lines - 0 Coupled transmission lines - 0V oltage sources - 5 Current sources - 0VCVS - 0 VCCS - 0CCVS - 0 CCCS - 0V-control switch - 0 I-control switch - 0Macro devices - 0 External C model instances - 0HDL devices - 0Subcircuits - 0 Subcircuit instances - 0Independent nodes - 5 Boundary nodes - 6Total nodes - 11*** 1 WARNING MESSAGE GENERATED DURING SETUPParsing 0.00 secondsSetup 0.01 secondsDC operating point 0.00 secondsTransient Analysis 0.11 secondsOverhead 1.50 seconds-----------------------------------------Total 1.62 secondsSimulation completed with 1 Warning（3）仿真结果为：四作业总结：完成这次作业之后，我对于集成电路版图的绘制有了一个全新的认识，初步掌握了Tunner软件的使用以及T-spice仿真软件的使用。
输入与非门、或非门版图设计
二输入与非门、或非门版图设计(总9页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--课程名称Course 集成电路设计技术项目名称Item二输入与非门、或非门版图设计与非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:03.include H:\VPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,* 4 = F ,* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULKM2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULKM3 F B 5 GND NMOS L=2u W= AD= PD=30u AS=57p PS=31u* M3 DRAIN GATE SOURCE BULK -18M4 5 A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=30u* M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:03.include H:\VPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 vb 0 5.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,* 4 = F ,* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULKM2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULKM3 F B 5 GND NMOS L=2u W= AD= PD=30u AS=57p PS=31u* M3 DRAIN GATE SOURCE BULK -18M4 5 A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=30u* M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（直流分析）：或非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\VPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <Pad Comment>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,6)* 4 = F ,* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS= PS=29u * M1 DRAIN GATE SOURCE BULKM2 F B 6 VDD PMOS L=2u W=9u AD= PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULKM3 F A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=60u * M3 DRAIN GATE SOURCE BULK -18M4 GND B F GND NMOS L=2u W= AD= PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\VPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 vb 0 5.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <Pad Comment>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,6)* 4 = F ,* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS= PS=29u * M1 DRAIN GATE SOURCE BULKM2 F B 6 VDD PMOS L=2u W=9u AD= PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULKM3 F A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=60u * M3 DRAIN GATE SOURCE BULK -18M4 GND B F GND NMOS L=2u W= AD= PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（直流分析）：课程名称Course集成电路设计技术项目名称Item二输入与非门、或非门版图设计目的Objective 1. 掌握利用E-EDIT进行IC设计方法，设计二输入与非门版图并仿真2. 掌握利用L-EDIT进行IC设计方法，设计二输入或非门版图并仿真3. 领会并掌握版图设计最优化实现方法。
常用数字集成电路外引线图
附录二 常用数字集成电路外引线图34六反向器74LS04Y=A1A 1Y 2A 2Y 3A 3Y GNDVcc 6A 6Y 5A 5Y 4A4Y1四2输入与非门74LS00Y=A •B1A 1B 1Y 2A 2B 2Y GNDVcc 4A 4B 4Y 3A 3B 3Y27双4输入与非门74LS20Y=A •B •C •D1A 1B NC 1C 1D 1Y GNDVcc 2D 2C NC 2B 2A 2Y85四2输入与门74LS08Y=A •B1A 1B 1Y 2A 2B 2Y GNDVcc 4A 4B 4Y 3A 3B 3Y6三3输入与非门74LS10Y=A •B •C1A 1B 2A 2B 2C 2Y GNDVcc 1C 1Y 3C 3B 3A3Y四2输入或非门74LS02Y=A ＋B1A 1B 1Y 2A 2B 2Y GNDVcc 4A 4B 4Y 3A3B 3Y1A 1B 2A 2B 2C 2Y GNDV CC 1C 1Y 3C 3B 3A 3Y三3输入与门74LS11Y=A •B •C1A 1B NC 1C 1D 1Y GNDV CC 2D 2C NC 2B 2A 2Y双4输入与门74LS21Y=A •B •C •D11四2输入与非门CD4011Y=A •B1A 1B 1Y 2A 2B 2Y V SSV DD 4A 4B 4Y 3A3B 3Y 12六反向器CD4069Y=A1A 1Y 2A 2Y 3A 3Y V SSV DD 6A 6Y 5A 5Y 4A 4Y9108输入与非门74LS30Y=A •B •C •D •E •F •G •H A B C D E F GNDVcc NC H G NC NC Y151613141A 1B 2A 2B 2C 2Y GNDV CC 1C 1Y 3C 3B 3A 3Y三3输入或非门74LS27Y=A+B+C1C 1A 1B 2A 1Y 2Y GNDV CC 1E 1D 2E 2D 2C 2B双5输入或非门 74LS260Y=A+B+C+D+E 四2输入异或门74LS86Y=A ⊕B1A 1Y 2A 2B 2Y GNDVcc 4A 4B 4Y 3A 3B 3Y四2输入或门74LS32Y=A ＋B1A 1B 1Y 2A 2B 2Y GNDVcc 4A 4B 4Y 3A 3B 3Y2路3—3输入、2路2—2输入与或非门Y=(A •B •D)+(E •F •G)1A 2A 2B 2C 2D 2Y GNDVcc 1C 1B 1F 1E 1D 1YY=(A •B)+(C •D)74LS51（CMOS ）（CMOS ）1920174线—七段译码器/驱动器（BCDBCLT BI/RBORBIDA V CC Y f Y g Ya Y b Y d Ye18GND V CC22 21234线—16线译码器45678910ABCDG215G1 GND输入，有限流电阻 ) 74LS48Yc GNDV CC3线—8线译码器ABCOE2AOE2BOE1Y7Y0Y1Y2Y3Y4Y6Y512314131211 74LS1484567E1A2GNDV CCE0GS321A1A08线—3线优先编码器GNDV CC4线—10线译码器Y0Y1Y2Y3Y4Y5Y6ABCDY9Y7Y8GNDV CC10线—4线优先编码器45678CBNCD321A94位二进制全加器2B2A2A1B1GNDV CCC074LS28313B3A3A4B4C4474LS4274LS138 74LS14774LS1542627242530312829双上升沿D 型触发器 1CLR 1D 1CLK 1PRE 1Q 1Q GNDVcc 双下降沿JK 型触发器GNDVcc 2CLR 2D 2CLK 2PRE 2Q 2Q1CLR 1K 1CLK 1PRE 1Q 1Q 1J 2CLR 2K 2CLK 2PRE 2Q2Q2J 双上升沿D 型触发器1CLR 1D 1CLK 1PRE 1Q 1Q V SSV DD CD40132CLR 2D 2CLK 2PRE2Q 2Q 6D 触发器（有清除端）CLR 1Q 1D 2D 2Q 3D GNDV CC 6Q 6D 5D 5Q 4D 4Q 74LS1743Q CLK4上升沿D型触发器CLR 1Q 1Q 1D 2D 2Q GNDV CC 74LS1752Q CLK4Q 4Q 4D 3D 3Q4线—七段译码器/驱动器（OC)B C LT BI/RBORBI D A V CC Y f Y g Ya Y b Y d YeGND74LS247Yc B C LT BI LE D V SSV DD A Y f Y g Ya Y b Y d YeYc 4线—七段译码器/驱动器（BCD 输入，无限流电阻 ) CD4511可重触发双稳态触发器1A 1B 1CLR 1Q 2Q 2C EXTGND V CC74LS1232R EXT /C EXT2A1Q 2CLR 2B 1R EXT /C EXT 1C EXT 74LS74 74LS112（CMOS ）3437323538363914位同步二进制计数/分配，振荡器Q 12Q 13Q 14Q 6Q 5Q 7V SSV DD Q 10Q 8Q 9CLR CLK1CKO CD4060Q 4CKO十进制计数/分频器Y5Y1Y0Y2Y6Y7V SSV DD CLR CLK CLKEN CO Y9Y4Y3Y833四位二进制同步加/减计数器B Q B Q A CTEN D/U Q C Q D Vcc A CLK RCO CO/BO LD C 74LS191GNDD四位十进制同步计数器（异步清零）CLR CLK A B C D GNDVcc RCO QA QB QC QD ET 十进制同步加/减计数器B Q B Q A DOWNUP Q C Q D Vcc A CLR BO CO LD CLD74LS160EP 74LS192 CD40192GNDD四位二进制同步计数器74LS161CLR CLK A B C D GNDV CC RCO QA QB QC QD ET LDEP 4位二进制同步加/减计数器B Q B Q A UP Q C Q D Vcc A CLR BO CO LD C 74LS193 CD40193GNDDDOWNR9(1)NC R9(2)Q C Q B NC V CC GNDR0(2)CKB CKA Q DQ A 十进制计数器74LS290R0(1) CD4017（CMOS ）（CMOS ）。
与非门、或非门和异或门的版图设计
实验四：与非门和或非门的版图设计、异或门的后仿真一、实验目的1、使用virtuoso layout XL工具创建或非门（NOR）和与非门（NAND）的电路原理图和版图；2、利用已创建好的或非门、与非门和反相器设计异或门（XOR）的电路原理图；3、对异或门提取的参数进行模拟仿真。
二、实验要求1、打印出由或非门、与非门和反相器设计成的异或门的仿真结果；2、打印出异或门的电路原理图和版图。
三、实验工具Virtuoso四、实验内容1、或非门的设计；2、与非门的设计；3、异或门的设计；4、异或门的仿真。
1、或非门的设计step1:创建或非门的电路原理图，其中，NMOS的宽度120nm为PMOS的宽度为480nm.图1 或非门的电路原理图step2:验证或非门是否可以正常工作，即创建SPICE netlist.图2 验证或非门图3验证成功产生的报告step3：创建一个layout view，并选择菜单栏上Tools->Lyaout XL，此时刚刚保存的电路原理图会自动弹出来，接着选择菜单栏上的Connectivity->Updata->Components and Nets,在弹出得对话框中修改参数，修改完成后点击OK，将会出现如下图所示布局。
图4 利用virtuoso XL工具生成的布局step4:参照前面的实验，在矩形边框内画上电源轨道和NWELL，并创建M1_PSUB 和MI_NWELL，将vdd!、gnd!移至电源轨道上，再将其他原件也移至矩形边框内。
对照电路原理图将NMOS、PMOS、电源、地、以及输入输出端口连接起来，在连线时，注意观察电路原理图，确保不会出现短路情况，连接好的版图如下图所示。
图5 连接好的或非门版图step5：对画好的版图进行DRC，成功后验证提取参数并做LVS验证，再生成网表文件。
图6 或非门版图的DRC验证图7 或非门的参数提取视图图8 或非门的LVS验证图9 或非门的网表文件2、与非门的设计与或非门的设计类似，在此不再赘述，直接给出与非门的电路原理图、版图以及DRC、LVS验证。
74ls25
逻辑图
双列直插封装
极限值 电源电压 …………………………………………. 7V 输入电压 …………………………………………. 5.5V 数据与选通端之间电压………………………………. 5.5V 工作环境温度 5425 ……………………………………………. -55~125℃ 7425………… …………………………………. 0~70℃ 存储温度 …………………………………………. -65~150℃
Vcc＝最大，VIH=2.4V
Vcc＝最大，VIL=0.4V
Vcc＝最大
54 74
Vcc＝最大
Vcc＝最大
‘25 最小 最大
-1.5 2.4
0.4 1 160 40 -6.4 -1.6 -20 -55 -18 -55 16 19
单位
V V V mA uA
mA
mA
mA mA
[1]: 测试条件中的“最小”和“最大”用推荐工作条件中的相应值。
5425/7425
双4输入或非门（有选通端）
简要说明
54/7425 为带有选通端的两组 4 输入端或非门（正逻辑），其主要电特性的典型பைடு நூலகம்如 下：
tPLH
13ns
tphl
PD
8ns
45mW
引出端符号
1A，2A 1B，2B 1C，2C 1D，2D 1ST，2ST 1Y，2Y
输入端 输入端 输入端 输入端 输入端 输出端
功能表:
三毛电子世界
推荐工作条件:
电源电压 VCC
输入高电平电压ViH 输入低电平电压ViL 输出高电平电流IOH 输出低电平电流IOL
5425/7425
最小
额定
最大
四输入与非门电路版图设计
成绩评定表学生姓名班级学号专业电子科学与技术课程设计题目四输入与非门电路和版图设计评语组长签字：成绩日期2013年月日课程设计任务书学院信息科学与工程学院专业电子科学与技术学生姓名杨光锐班级学号1003040106课程设计题目四输入与非门电路和版图设计实践教学要求与任务:1.用tanner软件中的S-Edit编辑四输入与非门电路原理图。
2.用tanner软件中的TSpice对四输入与非门电路进行仿真并观察波形。
3.用tanner软件中的L-Edit绘制四输入与非门版图，并进行DRC验证。
4.用tanner软件中的TSpice对版图电路进行仿真并观察波形。
5.用tanner软件中的layout-Edit对电路网表进行LVS检验观察原理图与版图的匹配程度。
工作计划与进度安排:第一周周一：教师布置课设任务，学生收集资料，做方案设计。
周二：熟悉软件操作方法。
周三~四：画电路图周五：电路仿真。
第二周周一~二：画版图。
周三：版图仿真。
周四：验证。
周五：写报告书，验收。
指导教师：2012年月日专业负责人：2013年月日学院教学副院长：2013年月日目录1 绪论 (1)1.1设计背景 (1)1.2设计目标 (1)2 四输入与非门电路 (2)2.1电路原理图 (2)2.2四输入与非门电路仿真观察波形 (2)2.3四输入与非门电路的版图绘制 (3)2.4四输入与非门版图电路仿真观察波形 (4)2.5LVS检查匹配 (5)总结 (7)参考文献 (8)附录一：电路原理图网表 (9)附录二：版图网表 (10)1绪论1.1 设计背景tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。
Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。
四输入或非门版图设计
四输入或非门课程设计学生姓名：专业班级：指导教师：工作单位：题目: 四输入或非门的设计初始条件：计算机、ORCAD软件，L-EDIT软件要求完成的主要任务:（包括集成电路专项实践工作量及其技术要求，以及说明书撰写等具体要求）1、集成电路专项实践工作量：1周2、技术要求：（1）学习ORCAD软件，L-EDIT软件。
（2）设计一个四输入或非门电路。
（3）利用ORCAD软件，L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。
3、查阅至少5篇参考文献。
按《武汉理工大学课程设计工作规范》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规范。
时间安排：2015.6.19布置集成电路专项实践任务、选题；讲解集成电路专项实践具体实施计划与课程设计报告格式的要求；集成电路专项实践答疑事项。
2015.6.19-6.20学习ORCAD软件，L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。
2015.6.21-6.25用ORCAD软件设计四输入或非门电路并进行仿真工作，再利用L-EDIT软件绘制其版图，完成集成电路专项实践报告的撰写。
2015.6.26 提交集成电路专项实践报告，进行答辩。
指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 .............................................................................................................................................. Abstract . (I)1 绪论 02 四输入或非门 (1)2.1 四输入或非门的电路结构 (1)2.2 四输入或非门的电路设计与仿真 (2)2.2.1 ORCAD软件介绍 (2)2.2.2 绘制电路图 (2)2.2.3 电路仿真 (3)2.4 四输入或非门的版图绘制 (5)2.4.1 L-EDIT软件介绍 (5)2.4.2 版图绘制 (5)3 总结 (9)参考文献 (10)摘要性能优越的四输入或非门是数字电路中很常见的一种逻辑电路，可广泛应用于算术逻辑单元等电路中。
4位与非门电路设计
（3）说明要进行的分析（4）说明所要求的输出输入网表文件和库文件可以由原理图的网表生成器或文本编辑器产生。
输入网表文件中的第一行必须是标题行，并且.ALTER辅助模型只能出现在文件最后的.END语句之前，除此之外，其它语句可以按任意顺序排列。
三．设计步骤1、写网表文件首先在orcad中将上述原理图绘制出，仿真后确保电路图正确且能够实现与非功能，然后生成网表文件。
在文本文档中写出Hspice软件所要求的网表文件，并另存为*.sp文件。
网表文件如下所示：NANDMOS Circuit.OPTIONS LIST NODE POST.TRAN 200P 60NM1 OUT 4 VCC VCC PCH L=1U W=20UM2 OUT 5 VCC VCC PCH L=1U W=20UM3 OUT 6 VCC VCC PCH L=1U W=20UM4 OUT 7 VCC VCC PCH L=1U W=20UM5 1 4 0 0 NCH L=1U W=20UM6 2 5 1 1 NCH L=1U W=20UM7 3 6 2 2 NCH L=1U W=20UM8 OUT 7 3 3 NCH L=1U W=20UVCC VCC 0 5V1 4 0 PULSE .2 4.8 2N 1N 1N 5N 20NV2 5 0 PULSE .2 4.8 2N 1N 1N 5N 20NV3 6 0 PULSE .2 4.8 2N 1N 1N 5N 20NV4 7 0 PULSE .2 4.8 2N 1N 1N 5N 20NC OUT 0 .01p.MODEL PCH PMOS LEVEL=1.MODEL NCH NMOS LEVEL=1.END注释：第三行.TRAN 200P 60N表示瞬态分析步长为200ps，时间为60ns 第四～十二行为电路连接关系描述语句。
第十三行VCC VCC0 5表示在节点VCC，0之间加5v直流电压。
电气电子毕业设计158十线——四线优先编码器版图设计
引言随着科学技术的发展和高新技术的广泛应用，电子技术在国民经济的各个领域所起的作用越来越大，并深深地渗透到人们的生活、工作、学习的各个方面。
新的世纪已经跨入以电子技术为基础的信息化社会，层出不穷的电子新业务、电子新设施几乎无处不在、举目可见。
作为一名微电子学专业的大学生，尽快地学习和掌握电子技术基础知识和技能是一项基本的任务。
为了更好地将理论和实际相结合，也为了增强动手能力，同时加深对理论知识的理解，笔者进行了十线－四线优先编码器的设计。
1设计原理分析1.1 编码器介绍用数字或文字对一组事件进行编号排队的过程称为编码。
如邮政编码、宿舍房间编码、计算机键盘上键的编码等等。
编码器是以数字化信息将角度、长度、速度等物理量的信息以数字量0、1编码的方式输出的传感器，由于其具有高精度,大量程测量,反应快,数字化输出特点;体积小,重量轻,机构紧凑,安装方便,维护简单,工作可靠等优良特点，故成为当今工业控制系统备受青睐及不可或缺的一部分。
编码器是由若干个与非门组合而成的，输入端是各事件代号，如n个事件用Y0～Yn-1表示，输出端是相应的二进制各位值N0～Nk-1，2k-1=Yn-1。
编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。
集成二进制编码器和集成十进制编码器均采用优先编码方案。
下面介绍一些编码器的相关概念：二进制编码器：实现以二进制数进行编码的电子电路称二进制编码器。
n位二进制数可对2n个事件进行编码，如8位计算机中地址寄存器是8位，可对28＝256个指令进行编码。
二—十进制编码器：用4位二进制对十进制的10个数字0～9进行编码的电路称二－十进制编码器，常用的是8421加权码，简称BCD码。
输入是10个有效数字0～9，输出是10个4位二进制代码0000～1001。
本次设计所做的10线-4线编码器就是其中一种。
优先编码器：在使用二进制编码器和二－十进制编码器中，当两个以上信号同时输入编码器时将产生错误码输出，而优先编码器则对输入信号依照规定的先后顺序进行编码。
74ls002输入四与非门
74 LS00 2输入四与非门74 LS01 2输入四与非门(OC)74 LS02 2输入四或非门74 LS03 2输入四与非门(OC)74 LS04 六倒相器74 LS05 六倒相器(OC)74 LS06 六高压输出反相缓冲器/驱动器(OC,30V) 74 LS07 六高压输出缓冲器/驱动器(OC,30V)74 LS08 2输入四与门74 LS09 2输入四与门(OC)74 LS10 3输入三与非门74 LS11 3输入三与门74 LS12 3输入三与非门(OC)74 LS13 4输入双与非门(斯密特触发)74 LS 14 六倒相器(斯密特触发)74 LS 15 3输入三与门(oc)74 LS 16 六高压输出反相缓冲器/驱动器(OC,15V) 74 LS 17 六高压输出缓冲器/驱动器(OC,15V)74 LS 18 4输入双与非门(斯密特触发)74 LS 19 六倒相器(斯密特触发)74 LS 20 4输入双与非门74 LS 21 4输入双与门74 LS 22 4输入双与非门(OC)74 LS 23 双可扩展的输入或非门74 LS 24 2输入四与非门(斯密特触发)74 LS 25 4输入双或非门(有选通)74 LS 26 2输入四高电平接口与非缓冲器(OC,15V 74 LS 27 3输入三或非门74 LS 28 2输入四或非缓冲器74 LS 30 8输入与非门74 LS 31 延迟电路74 LS 32 2输入四或门74 LS 33 2输入四或非缓冲器(集电极开路输出) 74 LS 34 六缓冲器74 LS 35 六缓冲器(oc)74 LS 36 2输入四或非门(有选通)74 LS 37 2输入四与非缓冲器74 LS 38 2输入四或非缓冲器(集电极开路输出) 74 LS 39 2输入四或非缓冲器(集电极开路输出) 74 LS 40 4输入双与非缓冲器74 LS 41 BCD-十进制计数器74 LS 42 4线-10线译码器(BCD输入)74 LS 43 4线-10线译码器(余3码输入)74 LS 44 4线-10线译码器(余3格雷码输入)74 LS 45 BCD-十进制译码器/驱动器74 LS 46 BCD-七段译码器/驱动器74 LS 47 BCD-七段译码器/驱动器74 LS 48 BCD-七段译码器/驱动器74 LS 49 BCD-七段译码器/驱动器(OC)74 LS 50 双二路2-2输入与或非门(一门可扩展)74 LS 51 双二路2-2输入与或非门74 LS 51 二路3-3输入,二路2-2输入与或非门74 LS 52 四路2-3-2-2输入与或门(可扩展)74 LS 53 四路2-2-2-2输入与或非门(可扩展)74 LS 53 四路2-2-3-2输入与或非门(可扩展)74 LS 54 四路2-2-2-2输入与或非门74 LS 54 四路2-3-3-2输入与或非门74 LS 54 四路2-2-3-2输入与或非门74 LS 55 二路4-4输入与或非门(可扩展)74 LS 60 双四输入与扩展74 LS 61 三3输入与扩展74 LS 62 四路2-3-3-2输入与或扩展器74 LS 63 六电流读出接口门74 LS 64 四路4-2-3-2输入与或非门74 LS 65 四路4-2-3-2输入与或非门(OC)74 LS 70 与门输入上升沿JK触发器74 LS 71 与输入R-S主从触发器74 LS 72 与门输入主从JK触发器74 LS 73 双JK触发器(带清除端)74 LS 74 正沿触发双D型触发器(带预置端和清除端)74 LS 75 4位双稳锁存器74 LS 76 双JK触发器(带预置端和清除端)74 LS 77 4位双稳态锁存器74 LS 78 双JK触发器(带预置端,公共清除端和公共时钟端) 74 LS 80 门控全加器74 LS 81 16位随机存取存储器74 LS 82 2位二进制全加器(快速进位)74 LS 83 4位二进制全加器(快速进位)74 LS 84 16位随机存取存储器74 LS 85 4位数字比较器74 LS 86 2输入四异或门74 LS 87 四位二进制原码/反码/IO单元74 LS 89 64位读/写存储器74 LS 90 十进制计数器74 LS 91 八位移位寄存器74 LS 92 12分频计数器(2分频和6分频)74 LS 93 4位二进制计数器74 LS 94 4位移位寄存器(异步)74 LS 95 4位移位寄存器(并行IO)74 LS 96 5位移位寄存器74 LS 97 六位同步二进制比率乘法器74 LS 100 八位双稳锁存器74 LS 103 负沿触发双JK主从触发器(带清除端)74 LS 106 负沿触发双JK主从触发器(带预置,清除,时钟) 74 LS 107 双JK主从触发器(带清除端)74 LS 108 双JK主从触发器(带预置,清除,时钟)74 LS 109 双JK触发器(带置位,清除,正触发)74 LS 110 与门输入JK主从触发器(带锁定)74 LS 111 双JK主从触发器(带数据锁定)74 LS 112 负沿触发双JK触发器(带预置端和清除端)74 LS 113 负沿触发双JK触发器(带预置端)74 LS 114 双JK触发器(带预置端,共清除端和时钟端) 74 LS 116 双四位锁存器74 LS 120 双脉冲同步器/驱动器74 LS 121 单稳态触发器(施密特触发)74 LS 122 可再触发单稳态多谐振荡器(带清除端)74 LS 123 可再触发双单稳多谐振荡器74 LS 125 四总线缓冲门(三态输出)74 LS 126 四总线缓冲门(三态输出)74 LS 128 2输入四或非线驱动器74 LS 131 3-8线译码器74 LS 132 2输入四与非门(斯密特触发)74 LS 133 13输入端与非门74 LS 134 12输入端与门(三态输出)74 LS 135 四异或/异或非门74 LS 136 2输入四异或门(OC)74 LS 137 八选1锁存译码器/多路转换器74 LS 138 3-8线译码器/多路转换器74 LS 139 双2-4线译码器/多路转换器74 LS 140 双4输入与非线驱动器74 LS 141 BCD-十进制译码器/驱动器74 LS 142 计数器/锁存器/译码器/驱动器74 LS 145 4-10译码器/驱动器74 LS 147 10线-4线优先编码器74 LS 148 8线-3线八进制优先编码器74 LS 150 16选1数据选择器(反补输出)74 LS 151 8选1数据选择器(互补输出)74 LS 152 8选1数据选择器多路开关74 LS 153 双4选1数据选择器/多路选择器74 LS 154 4线-16线译码器74 LS 155 双2-4译码器/分配器(图腾柱输出)74 LS 156 双2-4译码器/分配器(集电极开路输出)74 LS 157 四2选1数据选择器/多路选择器74 LS 158 四2选1数据选择器(反相输出)74 LS 160 可预置BCD计数器(异步清除)74 LS 161 可预置四位二进制计数器(并清除异步) 74 LS 162 可预置BCD计数器(异步清除)74 LS 163 可预置四位二进制计数器(并清除异步) 74 LS 164 8位并行输出串行移位寄存器74 LS 165 并行输入8位移位寄存器(补码输出)74 LS 166 8位移位寄存器74 LS 167 同步十进制比率乘法器74 LS 168 4位加/减同步计数器(十进制)74 LS 169 同步二进制可逆计数器74 LS 170 4*4寄存器堆74 LS 171 四D触发器(带清除端)74 LS 172 16位寄存器堆74 LS 173 4位D型寄存器(带清除端)74 LS 174 六D触发器74 LS 175 四D触发器74 LS 176 十进制可预置计数器74 LS 177 2-8-16进制可预置计数器74 LS 178 四位通用移位寄存器74 LS 179 四位通用移位寄存器74 LS 180 九位奇偶产生/校验器74 LS 181 算术逻辑单元/功能发生器74 LS 182 先行进位发生器74 LS 183 双保留进位全加器74 LS 184 BCD-二进制转换器74 LS 185 二进制-BCD转换器74 LS 190 同步可逆计数器(BCD,二进制)74 LS 191 同步可逆计数器(BCD,二进制)74 LS 192 同步可逆计数器(BCD,二进制)74 LS 193 同步可逆计数器(BCD,二进制)74 LS 646 八位总线收发器,寄存器74 LS 647 八位总线收发器,寄存器74 LS 648 八位总线收发器,寄存器74 LS 649 八位总线收发器,寄存器74 LS 651 三态反相8总线收发器74 LS 652 三态反相8总线收发器74 LS 653 反相8总线收发器,集电极开路74 LS 654 同相8总线收发器,集电极开路74 LS 668 4位同步加/减十进制计数器74 LS 669 带先行进位的4位同步二进制可逆计数器74 LS 670 4*4寄存器堆(三态)74 LS 671 带输出寄存的四位并入并出移位寄存器74 LS 672 带输出寄存的四位并入并出移位寄存器74 LS 673 16位并行输出存储器,16位串入串出移位寄存器74 LS 674 16位并行输入串行输出移位寄存器74 LS 681 4位并行二进制累加器74 LS 682 8位数值比较器(图腾柱输出)74 LS 683 8位数值比较器(集电极开路)74 LS 684 8位数值比较器(图腾柱输出)74 LS 685 8位数值比较器(集电极开路)74 LS 686 8位数值比较器(图腾柱输出)74 LS 687 8位数值比较器(集电极开路)74 LS 688 8位数字比较器(OC输出)74 LS 689 8位数字比较器74 LS 690 同步十进制计数器/寄存器(带数选,三态输出,直接清除)74 LS 691 计数器/寄存器(带多转换,三态输出)74 LS 692 同步十进制计数器(带预置输入,同步清除)74 LS 693 计数器/寄存器(带多转换,三态输出)74 LS 696 同步加/减十进制计数器/寄存器(带数选,三态输出,直接清除) 74 LS 697 计数器/寄存器(带多转换,三态输出)74 LS 698 计数器/寄存器(带多转换,三态输出)74 LS 699 计数器/寄存器(带多转换,三态输出)74 LS 716 可编程模N十进制计数器74 LS 718 可编程模N十进制计数器74 LS 194 四位双向通用移位寄存器74 LS 195 四位通用移位寄存器74 LS 196 可预置计数器/锁存器74 LS 197 可预置计数器/锁存器(二进制)74 LS 198 八位双向移位寄存器74 LS 199 八位移位寄存器74 LS 210 2-5-10进制计数器74 LS 213 2-N-10可变进制计数器74 LS 221 双单稳触发器74 LS 230 八3态总线驱动器74 LS 231 八3态总线反向驱动器74 LS 240 八缓冲器/线驱动器/线接收器(反码三态输出)74 LS 241 八缓冲器/线驱动器/线接收器(原码三态输出)74 LS 242 八缓冲器/线驱动器/线接收器74 LS 243 4同相三态总线收发器74 LS 244 八缓冲器/线驱动器/线接收器74 LS 245 八双向总线收发器74 LS 246 4线-七段译码/驱动器(30V)74 LS 247 4线-七段译码/驱动器(15V)74 LS 248 4线-七段译码/驱动器74 LS 249 4线-七段译码/驱动器74 LS 251 8选1数据选择器(三态输出)74 LS 253 双四选1数据选择器(三态输出)74 LS 256 双四位可寻址锁存器74 LS 257 四2选1数据选择器(三态输出)74 LS 258 四2选1数据选择器(反码三态输出)74 LS 259 8为可寻址锁存器74 LS 260 双5输入或非门74 LS 261 4*2并行二进制乘法器74 LS 265 四互补输出元件74 LS 266 2输入四异或非门(oc)74 LS 270 2048位ROM (512位四字节,OC)74 LS 271 2048位ROM (256位八字节,OC)74 LS 273 八D触发器74 LS 274 4*4并行二进制乘法器74 LS 275 七位片式华莱士树乘法器74 LS 276 四JK触发器74 LS 278 四位可级联优先寄存器74 LS 279 四S-R锁存器74 LS 280 9位奇数/偶数奇偶发生器/较验器74 LS 28174 LS 283 4位二进制全加器74 LS 290 十进制计数器74 LS 291 32位可编程模74 LS 293 4位二进制计数器74 LS 294 16位可编程模74 LS 295 四位双向通用移位寄存器74 LS 298 四-2输入多路转换器(带选通)74 LS 299 八位通用移位寄存器(三态输出)74 LS 348 8-3线优先编码器(三态输出)74 LS 352 双四选1数据选择器/多路转换器74 LS 353 双4-1线数据选择器(三态输出)74 LS 354 8输入端多路转换器/数据选择器/寄存器,三态补码输出74 LS 355 8输入端多路转换器/数据选择器/寄存器,三态补码输出74 LS 356 8输入端多路转换器/数据选择器/寄存器,三态补码输出74 LS 357 8输入端多路转换器/数据选择器/寄存器,三态补码输出74 LS 365 6总线驱动器74 LS 366 六反向三态缓冲器/线驱动器74 LS 367 六同向三态缓冲器/线驱动器74 LS 368 六反向三态缓冲器/线驱动器74 LS 373 八D锁存器74 LS 374 八D触发器(三态同相)74 LS 375 4位双稳态锁存器74 LS 377 带使能的八D触发器74 LS 378 六D触发器74 LS 379 四D触发器74 LS 381 算术逻辑单元/函数发生器74 LS 382 算术逻辑单元/函数发生器74 LS 384 8位*1位补码乘法器74 LS 385 四串行加法器/乘法器74 LS 386 2输入四异或门74 LS 390 双十进制计数器74 LS 391 双四位二进制计数器74 LS 395 4位通用移位寄存器74 LS 396 八位存储寄存器74 LS 398 四2输入端多路开关(双路输出)74 LS 399 四-2输入多路转换器(带选通)74 LS 422 单稳态触发器74 LS 423 双单稳态触发器74 LS 440 四3方向总线收发器,集电极开路74 LS 441 四3方向总线收发器,集电极开路74 LS 442 四3方向总线收发器,三态输出74 LS 443 四3方向总线收发器,三态输出74 LS 444 四3方向总线收发器,三态输出74 LS 445 BCD-十进制译码器/驱动器,三态输出74 LS 446 有方向控制的双总线收发器74 LS 448 四3方向总线收发器,三态输出74 LS 449 有方向控制的双总线收发器74 LS 465 八三态线缓冲器74 LS 466 八三态线反向缓冲器74 LS 467 八三态线缓冲器74 LS 468 八三态线反向缓冲器74 LS 490 双十进制计数器74 LS 540 八位三态总线缓冲器(反向)74 LS 541 八位三态总线缓冲器74 LS 589 有输入锁存的并入串出移位寄存器74 LS 590 带输出寄存器的8位二进制计数器74 LS 591 带输出寄存器的8位二进制计数器74 LS 592 带输出寄存器的8位二进制计数器74 LS 593 带输出寄存器的8位二进制计数器74 LS 594 带输出锁存的8位串入并出移位寄存器74 LS 595 8位输出锁存移位寄存器74 LS 596 带输出锁存的8位串入并出移位寄存器74 LS 597 8位输出锁存移位寄存器74 LS 598 带输入锁存的并入串出移位寄存器74 LS 599 带输出锁存的8位串入并出移位寄存器74 LS 604 双8位锁存器74 LS 605 双8位锁存器74 LS 606 双8位锁存器74 LS 607 双8位锁存器74 LS 620 8位三态总线发送接收器(反相)74 LS 621 8位总线收发器74 LS 622 8位总线收发器74 LS 623 8位总线收发器74 LS 640 反相总线收发器(三态输出)74 LS 641 同相8总线收发器,集电极开路74 LS 642 同相8总线收发器,集电极开路74 LS 643 8位三态总线发送接收器74 LS 644 真值反相8总线收发器,集电极开路74 LS 645 三态同相8总线收发器CD4001 4二输入或非门CD4002 双4输入或非门CD4006 18位静态移位寄存器CD4007 双互补对加反相器CD4009 六缓冲器/转换－倒相CD4010 六缓冲器/转换－正相CD4011 四2输入与非门CD4012 双4输入与非门CD4013 置/复位双D型触发器CD4014 8位静态同步移位寄存CD4015 双4位静态移位寄存器CD4016 四双向模拟数字开关CD4017 10译码输出十进制计数器CD4018 可预置1/N计数器CD4019 四与或选择门CD4020 14位二进制计数器CD4021 8位静态移位寄存器CD4022 8译码输出8进制计数器CD4023 三3输入与非门CD4024 7位二进制脉冲计数器CD4025 三3输入与非门CD4026 十进制/7段译码/驱动CD4027 置位/复位主从触发器CD4028 BCD十进制译码器CD4029 4位可预置可逆计数器CD4030 四异或门CD4031 64位静态移位寄存器CD4032 三串行加法器CD4033 十进制计数器/7段显示CD4034 8位静态移位寄存器CD4035 4位并入/并出移位寄存器CD4038 3位串行加法器CD4040 12位二进制计数器CD4041 四原码/补码缓冲器CD4042 四时钟D型锁存器CD4043 四或非R/S锁存器CD4044 四与非R/S锁存器CD4046 锁相环CD4047 单非稳态多谐振荡器CD4048 可扩充八输入门CD4049 六反相缓冲/转换器CD4050 六正相缓冲/转换器CD4051 单8通道多路转换/分配CD4052 双4通道多路转换/分配CD4053 三2通道多路转换/分配CD4056 7段液晶显示译码/驱动CD4060 二进制计数/分频/振荡CD4063 四位数值比较器CD4066 四双相模拟开管CD4067 16选1模拟开关CD4068 8输入端与非/与门CD4069 六反相器CD4070 四异或门CD4071 四2输入或门CD4072 双四输入或门CD4073 三3输入与门CD4075 三3输入与门CD4076 4位D型寄存器CD4077 四异或非门CD4078 八输入或/或非门CD4081 四输入与门CD4082 双4输入与门CD4085 双2组2输入与或非门CD4086 可扩展2输入与或非门CD4093 四与非斯密特触发器CD4094 8位移位/贮存总线寄存CD4096 3输入J－K触发器CD4098 双单稳态触发器CD4099 8位可寻址锁存器CD40103 同步可预置减法器CD40106 六斯密特触发器CD40107 双2输入与非缓冲/驱动CD40110 计数/译码/锁存/驱动CD40174 6D触发器CD40175 4D触发器CD40192 BCD可预置可逆计数器CD40193 二进制可预置可逆计数器CD40194 4位双相移位寄存器。
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作业报告作业题目：画一个4输入与非门的版图，w=5~20. L =2~10.作业要求：（1）画出版图并进行设计规则检查，提取T-spice 网表文件（2）根据从版图中提取的参数，用T-space软件进行仿真，观测器输出波形。
（3）采用CMOS 2 um工艺。
（4）撰写设计报告，设计报告如有雷同均视为不及格，请各位妥善保管好自己的设计文档。
（5）提交报告的最后截止日期位6月10号。
一四输入与非门电路图如下图所示：四输入与非门的工作原理为：四输入端CMOS与非门电路，其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。
每个输入端连到一个N沟道和一个P沟道MOS管的栅极。
当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。
真值表如下所示：二版图的绘制这次作业要求四输入与非门的宽和长的范围是w=5~20. L =2~10。
我绘制的版图选取W=16 um L=2um ，绘制的过程为：（1）绘制接合端口Abut（2）绘制电源Vdd和Gnd，以及相应端口（3）绘制Nwell层（4）绘制N阱节点（5）绘制衬底节点（6）绘制Nselect区和Pselect区（7）绘制NMOS有源区和PMOS有源区（8）绘制多晶硅层（9）绘制NAND 4 的输入口（10）绘制NAND 4 的输出口（11）绘制NMOS有源区和PMOS的源极三T-spice仿真在绘制完版图之后，经过设计规则检查无误后就可以提取网表进行仿真了。
（1）版图的网表提取结果为：* Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ; * TDB File: D:\20113250\youwenhao-NAND4.tdb* Cell: Cell0 Version 1.03* Extract Definition File: D:\Tanner EDA\Tanner Tools v13.0\ExampleSetup\lights.ext* Extract Date and Time: 06/10/2014 - 01:20.include "C:\Users\Administrator\Desktop\ml5_20.md"V1 Vdd Gnd 5va A Gnd PULSE (0 2.5 100n 2.5n 2.5n 100n 200n)vb B Gnd PULSE (0 2.5 50n 2.5n 2.5n 50n 100n)vc C Gnd PULSE (0 2.5 25n 2.5n 2.5n 25n 50n)vd D Gnd PULSE (0 2.5 12.5n 2.5n 2.5n 12.5n 25n).tran 1n 400n.print tran v(A) v(B) v(C) v(D) v(Out)* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* NODE NAME ALIASES* 1 = GND (34.5 , -41.5)* 2 = vdd (32, 15)* 3 = OUT (47.5 , 9)* 4 = D (84 , -6)* 5 = C (70.5 , -5.5)* 6 = B (59.5 , -6)* 7 = A (38 , -5)V1 Vdd Gnd 5va A Gnd PULSE (0 12.5 500n 12.5n 12.5n 5100n 1000n)vb B Gnd PULSE (0 12.5 250n 12.5n 12.5n 250n 500n)vc C Gnd PULSE (0 12.5 125n 12.5n 12.5n 125n 250n)vd D Gnd PULSE (0 12.5 62.5n 12.5n 12.5n 62.5n 125n).tran 1n 1000n.print tran v(D) v(C) v(B) v(A) v(Out)M1 Vdd 4 Out Vdd PMOS L=2u W=16u AD=88p PD=47u AS=60p PS=23.5u $ (44 37 46 53)M2 Out 5 Vdd Vdd PMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 37 36.5 53)M3 Vdd 6 Out Vdd PMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 37 27.5 53)M4 Out 7 Vdd Vdd PMOS L=2u W=16u AD=112p PD=30u AS=88p PS=47u $ (9.5 37 11.5 53)M5 Out 4 Out Gnd NMOS L=2u W=16u AD=120p PD=47u AS=60p PS=23.5u $ (44 0 46 16)M6 Out 5 Out Gnd NMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 0 36.5 16)M7 Out 6 Out Gnd NMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 0 27.516)M8 Out 7 Gnd Gnd NMOS L=2u W=16u AD=112p PD=30u AS=92p PS=47u $ (9.5 0 11.5 16)* Pins of element D1 are shorted:* D1 vdd vdd D_lateral $ (88 18.5 91 26.5)* Pins of element D2 are shorted:* D2 vdd vdd D_lateral $ (36 18.5 39.5 26.5)* Total Nodes: 11* Total Elements: 10* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.001 sec* Total Extract Elapsed Time: 0.746 sec.END（2）提取的网表经过T-spice运行后的文件为：T-Spice - Tanner SPICET-Spice - Tanner SPICEVersion 13.00Standalone hardware lockProduct Release ID: T-Spice Win32 13.00.20080321.01:01:33Copyright ?1993-2008 Tanner EDAOpening output file "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.out"Parsing "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.spc"Initializing parser from header file "C:\Users\Administrator\Desktop\游文浩20113250\header.sp"Including "C:\Users\Administrator\Desktop\ml5_20.md"Loaded MOSLevel2 model library, SPICE Level 2 MOSFET revision 1.0Warning : Pulse period is too small, reset to rt + ft + pw = 5.125e-006Accuracy and Convergence options:numndset|dchold = 100Timestep and Integration options:relq|relchgtol = 0.0005Model Evaluation options:dcap = 2 defnrb = 0 [sq] defnrd = 0 [sq]defnrs = 0 [sq] tnom = 25 [deg C]General options:search = C:\Users\Administrator\Desktop temp = 25 [deg C]threads = 4Output options:acout = 1 ingold = 0Device and node counts:MOSFETs - 8 MOSFET geometries - 8BJTs - 0 JFETs - 0MESFETs - 0 Diodes - 0Capacitors - 0 Resistors - 0Inductors - 0 Mutual inductors - 0Transmission lines - 0 Coupled transmission lines - 0V oltage sources - 5 Current sources - 0VCVS - 0 VCCS - 0CCVS - 0 CCCS - 0V-control switch - 0 I-control switch - 0Macro devices - 0 External C model instances - 0HDL devices - 0Subcircuits - 0 Subcircuit instances - 0Independent nodes - 5 Boundary nodes - 6Total nodes - 11*** 1 WARNING MESSAGE GENERATED DURING SETUPParsing 0.00 secondsSetup 0.01 secondsDC operating point 0.00 secondsTransient Analysis 0.11 secondsOverhead 1.50 seconds-----------------------------------------Total 1.62 secondsSimulation completed with 1 Warning（3）仿真结果为：四作业总结：完成这次作业之后，我对于集成电路版图的绘制有了一个全新的认识，初步掌握了Tunner软件的使用以及T-spice仿真软件的使用。