基于matlab的4FSK系统设计仿真

课程设计任务书

课程名称：专业课程设计

题目：基于matlab的4FSK系统设计仿真学院：电子系系：信息工程学院

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一、设计基本原理与系统框图

以前学过2FSK信号的产生，知道它有两种方法：调频法和开关法，前者是用二进制基带矩形脉冲信号去调制一个调频器，使其能输出两个不同频率的码元；后者是用一个受基带脉冲控制的开关电路去选择两个独立频率源的振荡作为输出。2FSK键控法调频原理图如下：

这里我们要研究的是4FSK信号，是采用第二种方法得到的，即用基带四进制信号去键控四个频率不同的载波，就可以得到四进制频移键控信号，其中4FSK是采用四个不同的频率分别表示四进制的的四个码元00、01、10、11，每个码元都含有2bit的信息，其波形如图1-1所示，这时仍和2FSK时的条件相同，即要求每个载频之间的距离足够大，使不同频率的码元频谱能够用滤波器分离开，或者说使不同频率的码元相互正交。4FSK调制原理如下：

传“0”信号(或00)时，发送频率为f1的载波；传“1”信号(或10)时，发送频率为f2的载波；传“2”信号(或11)时，发送频率为f3的载波；传“3”信号(或01)时，发送频率为f4的载波。

系统方框图如图1-2所示

二、 各单元电路图设计

本次系统设计大致可分为四大模块：㈠晶体振荡器与信源共用，位于信源单元；㈡多级分频电路；㈢4FSK 调制中的逻辑电路单元；㈣二进制基带信号的串/并转换模块。

㈠ 、 信源单元电路

晶振

4FSK 调制

串/并转换

NRZ

图1-2系统方框图

÷2

÷2

÷2

滤波器 滤波器

滤波器

4FSK

1f

2

f 4f

3

f 图1-1 4FSK 信号波形

本模块是整个课程设计系统的发终端，模块内部只使用+5V电压，其原理方框图如图1-3所示本单元用来产生晶振信号和NRZ信号，图1-4为信源单元电路图，它上面的元器件与图1-3上各单元对应关系如下：

晶振CRY：晶体；U1：反相器7404

分频器U2：计数器74161；U3：计数器74193；U4：计数器40160 并行码产生器K1、K2、K3：8位手动开关，从左至右依次与帧同步码、数据1、数据2相对应；发光二极管：左起分别与一帧中的

24位代码相对应

八选一U5、U6、U7：8位数据选择器4512

三选一U8：8位数据选择器4512

倒相器U20：非门74LS04

抽样U9：D触发器74LS74

从晶振产生一个4.096KHz 的信号，一路做时钟信号CLK ，一路送到74LS193，74193完成÷2、÷4、÷8运算，输出BS 、S1、S2、S3等4个信号。BS 为位同步信号，频率为2048MHz ，S1、S2、S3为3个选通信号，频率分别为BS 信号频率的1/2、1/4和1/8。74193是一个4位二进制加/减计数器，当CD= PL =1、MR=0时，可在QA 、QB 、QC 及QD 端分别输出上述4个信号。

㈡、多级分频电路

它是由晶振电路和一个具有分频功能的74LS193芯片构成的。系统要求产生0123()CLK S S S S 、、、四个频率不同的脉冲序列，所以要通过分频电路将主时钟

输出的信号分别进行2分频、4分频、8分频。根据频率的不同，采用三个分频器进行分频。CLK 信号由一个晶振电路实现，123S S S 、、信号分别是由三个串接的二分频器而得到的，它们的频率分别为CLK 频率的1/2、1/4、1/8，其电路图如图2-1所示。

图2-1 分频电路图，

㈢、4FSK 调制中的逻辑电路单元

类似于2FSK 调制模块，4FSK 调制模块是采用一个四选一数据选择器，经过多次分频产生的四个不同频率的信号作为数据选择器的四个输入端，经过串并转换的两路并行信号作为数据选择器的两个地址端，对应的每一种地址选中不同频率的输入信号，即“00”时选中频率为1f 的信号；“01”时选中频率为2f 的信号；“10”时选中频率为3f 的信号；“11”时选中频率为4f 的信号。

图3-1 逻辑电路

图3-1中的逻辑电路即为双四选一数据选择器，接口0123A A A A I I I I 、、、分别接来自多次分频的频率不同的四种信号附加控制端0S 接地，A B E E 、分别接串/并转换电路的两个输出端，输出端A Z 即为4FSK 调制信号。 ㈣、二进制基带信号的串/并转换模块

串/并转换器：移位寄存器除了具有存储代码的功能以外，还具有移位功能。所谓移位功能，是指寄存器里存储的代码能在移位脉冲的作用下依次左移或右移，因此移位寄存器还可以用来实现数据的串并转换。

图5.1所示电路是由对称式多谐振荡器和二位移位寄存器（边沿触发器结构的D 触发器组成）构成的串并转换模块电路，其中对称式多谐振荡器是用来产生串行输入信号和移位脉冲的，第一个触发器0FF 的输入端接收串行输入信号，其余的每个寄存器输入端均与前边一个触发器的Q 端相连。

图5-1串并转换电路图

因为从CP 上升沿到达开始到输出端新状态的建立需要经过一段传输延迟时间，所以当CP 的上升沿同时作用于所有的触发器时，它们输入端的状态还没有改变。于是1FF 按0Q 原来的状态反转。

例如，在4个时钟周期内输入代码依次为1011，而移位寄存器的初始状态为01Q Q =00，那么在移位寄存器的作用下，移位寄存器里的代码移动情况如表5-2所示，图5-3给出了各触发器在移位过程中的电压波形图。

可以看到，经过四个CP 信号以后，串行输入的4个代码全部移入了移位寄存器中，同时在4个触发器的输出端得到了并行输出的代码。

表5-2

CP 的顺序

输入的1D

0Q 1Q