(完整版)uvm实战-学习笔记

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UVM实战指南——第3部分

UVM实战指南——第3部分第3部分：UVM实战在前两部分中，我们介绍了UVM框架的基本概念和基本用法。

在这一部分，我们将进一步探讨UVM的实际应用，并提供一些实战技巧和建议。

1.重要性分析在开始UVM实战前，首先需要进行重要性分析。

这包括确定哪些功能是需要覆盖的，哪些功能是必要的，以及哪些可能引发错误的功能需要特殊关注。

这些分析可以帮助您确定测试计划的优先级，并在测试开发过程中更好地分配资源。

2.测试计划开发根据重要性分析的结果，您可以开始开发测试计划。

测试计划应该详细描述实施哪些测试以及对每个测试的期望结果。

它还应包括测试开发和验证团队的人员分配和时间表安排。

通过制定清晰的测试计划，您可以确保测试开发工作有条不紊地进行，并及时识别和解决问题。

3.环境开发在开发测试计划后，您可以开始开发UVM环境。

环境是UVM中最关键的部分之一，它包含了用于模拟验证环境的各种组件和接口。

在环境开发过程中，您需要根据测试计划中的需求，选择和实例化适当的UVM组件，并将它们连接在一起以形成完整的验证环境。

4.测试用例开发测试用例是验证过程中的核心功能。

在开发测试用例时，您需要通过实例化适当的测试类，指定测试目标，并配置测试环境。

您还需要定义测试封包，设置或生成输入数据，以及从模拟输出中提取和分析结果。

测试用例的开发应该遵循UVM的最佳实践，并确保测试覆盖范围广泛且有效。

5.仿真运行和调试一旦测试用例开发完成，您可以开始运行仿真并进行调试。

在仿真过程中，您可能会遇到各种问题，如信号不正确、仿真停滞、错误输出等。

为了有效解决这些问题，您可以使用UVM提供的调试功能，如消息和日志记录、波形查看和追踪。

通过运用这些工具，您可以更快地找到问题所在，并采取适当的措施进行修复。

6.结果分析和测试报告当仿真运行完成后，您需要对结果进行分析，并生成测试报告。

在UVM中，您可以通过访问测试类中的结果和统计信息来执行结果分析。

您还可以使用UVM提供的报告和日志功能，将结果以易于阅读和理解的方式呈现给项目团队和其他相关人员。

UVM Lab Guide自学笔记——快速入门UVM

UVM Lab Guide自学笔记——快速入门UVMfrom Monchy(蒙奇)在2020年秋招前根据Synopsys的SystemVerilog Verification UVM1.1Lab Guide自学UVM验证，在此分享前两章详细的学习笔记，几乎是指南的中文翻译，大量的过程截图对初学者很友好。

（UVM Lab Guide是Synopsys给出的UVM官方入门指南，里面包涵源码和实验指导，可以在网上自行下载。

建议参考《UVM实战》（张强））1UVM Environment1学习目标创建一个简单的UVM测试环境嵌入报告消息编译测试环境运行仿真并观察结果将数据、sequencer和驱动程序类添加到环境编译并仿真环境以观察行为2实验准备UVM由一组编码准则以及一组基类和宏组成。

这组基类和宏可帮助你开发外观和感觉上一致的测试平台。

这套编码准则使您能够开发鲁棒且高度可重复使用的测试平台组件，从而减少了修改、维护验证基础架构的时间，并花费更多时间验证您的设计。

第一个实验将按照UVM编码准则，使用UVM基类和宏开始构建UVM验证环境的过程：UVM lab文件夹有3个目录：labs（实验文件夹，里面的程序待补充）、solutions（lab的参考代码）和rtl（被测试的rtl代码）。

3搭建UVM测试平台任务1.创建简单的UVM 测试文件test_collection.svSolution:`ifndef TEST_COLLECTION_SV `define TEST_COLLECTION_SV `include "router_env.sv"class test_base extends uvm_test;`uvm_component_utils(test_base)router_env env;function new(string name,uvm_component parent);super.new(name,parent);`uvm_info("TRACE",$sformatf("%m"),UVM_HIGH);endfunction:newvirtual function void build_phase(uvm_phase phase);super.build_phase(phase);`uvm_info("TRACE",$sformatf("%m"),UVM_HIGH);env =router_env::type_id::create("env",this);endfunction:build_phasevirtual function void start_of_simulation_phase(uvm_phase phase);super.start_of_simulation_phase(phase);`uvm_info("TRACE",$sformatf("%m"),UVM_HIGH);//Note:If you want to see the topology as a tree format try://uvm_top.print_topology(uvm_default_tree_printer);uvm_top.print_topology();factory.print();endfunction:start_of_simulation_phase endclass:test_base`endiftest.sv Solution:program automatic test;import uvm_pkg::*;`include "test_collection.sv"initial begin$timeformat(-9,1,"ns",10);run_test();end endprogram编译并仿真简单的UVM 测试平台：$vcs -sverilog -ntb_opts uvm-1.1test.sv 编译开关-ntb_opts 用于使能UVM$simv +UVM_TESTNAME=test_base 可以通过factory configuration 修改测试。

UVM验证实习经历

UVM验证实习经历
通用验证方法学（Universal Verification Methodology, UVM）是一个以SystemVerilog类库为主体的验证平台开发框架，验证工程师可以利用其可重用组件构建具有标准化层次结构和接口的功能验证环境。

过来最开始的一周主要是熟悉环境。

正好赶上7月入职的培训，跟着一起参加基础培训，内容是SV的绿皮书和UVM的白皮书。

实习过程中的主要工作是读spec，然后根据需求写相应的case。

关于具体的工作内容就不透露了。

整个实习的收获非常多，除了基本的验证工程师技能SV、UVM这些，在实习过程中接触了VCS、verdi等工具，其次熟悉了一些脚本语言。

最重要的，我个人觉得是对整个芯片行业有了一个初步的了解。

在实习的期间还是比较愉快的，有每周的羽毛球团建活动，有节日的团建聚餐，有小伙伴的生日活动等，过得还是挺有意思的。

最后是非常感谢在快结束实习时毫无保留地说了很多中肯的意见，谈了一下关于职业发展的方向等东西。

如果打算留下来，在临近最后一周左右，会有一个HRD的面试，再综合主管的意见决定offer。

uvm system verilog总结

uvm system verilog总结### UVM System Verilog 总结#### 导语UVM（Universal Verification Methodology）与System Verilog的结合，为芯片设计验证领域带来了革新。

这种方法论不仅提高了验证效率，还增强了验证的可重用性和覆盖率。

本文将全面总结UVM与System Verilog的相关概念、特点以及应用。

---#### 一、UVM与System Verilog概述**1.1 UVM简介**UVM是建立在System Verilog基础上的一个标准化验证方法论，旨在提供一种通用的、模块化的验证平台。

它通过将验证环境分层，实现了环境的可重用性和易于维护性。

**1.2 System Verilog简介**System Verilog是一种硬件描述和验证语言，结合了Verilog和VHDL的优点，并增加了面向对象编程的特性。

它在芯片设计和验证中广泛应用。

---#### 二、UVM的核心特点**2.1 面向对象**UVM采用面向对象的设计思想，将验证环境分为不同的类和层次，便于管理和重用。

**2.2 模块化**UVM的模块化设计使得验证环境可以根据不同的测试需求灵活组合和配置。

**2.3 自动化**UVM支持自动化测试，包括自动生成测试序列、自动检查和报告错误等。

---#### 三、System Verilog在UVM中的应用**3.1 非阻塞赋值**System Verilog的非阻塞赋值在UVM中用于描述硬件行为。

**3.2 面向对象编程**System Verilog的面向对象编程特性使得UVM可以定义基类和派生类，实现代码的复用。

**3.3 功能覆盖**利用System Verilog的功能覆盖（Functional Coverage）特性，UVM 可以全面检查设计功能的覆盖率。

---#### 四、UVM与System Verilog的结合优势**4.1 提高验证效率**UVM与System Verilog的结合使得验证人员可以快速搭建验证环境，提高验证效率。

uvm验证方法学的理解

uvm验证方法学的理解摘要：1.UVM简介2.UVM信息级别3.UVM冗余度控制4.如何应用UVM进行验证5.总结正文：UVM（Universal Verification Methodology）是一种验证方法学，广泛应用于电子设计自动化（EDA）领域。

UVM旨在提供一种统一、可重用的验证环境，以提高验证效率和可靠性。

本文将详细介绍UVM的基本概念、信息级别、冗余度控制以及如何应用UVM进行验证。

1.UVM简介UVM起源于1995年，由Mentor Graphics公司的David Flannery首次提出。

它是一种面向对象的验证方法学，基于组件架构，可以轻松地集成到现有的验证环境中。

UVM提供了一套丰富的库，包括常用的验证组件、传输层协议和消息机制等，使得验证工程师可以快速构建复杂的验证环境。

2.UVM信息级别UVM信息级别分为以下几种：- uvmNone：最低级别，不输出任何信息。

- uvmLow：输出较少的信息，主要用于错误诊断。

- uvmMedium：默认级别，输出较为详细的信息。

- uvmHigh：输出详细的信息，用于调试和问题定位。

- uvmDebug：最高级别，输出极为详细的信息，适用于深入分析。

通过设置不同的信息级别，UVM可以控制输出的日志信息，帮助我们专注于关心的内容。

3.UVM冗余度控制UVM通过冗余度级别的设置，提高了仿真日志的可读性。

在打印信息之前，UVM会比较要显示信息的冗余度级别与默认的冗余度阈值。

如果小于等于阈值，就会显示，否则不会显示。

默认的冗余度阈值为uvmMedium，所有低于等于uvmMedium的信息都会被打印出来。

4.如何应用UVM进行验证应用UVM进行验证的基本步骤如下：- 创建UVM环境：定义UVM域、组件和消息类型。

- 编写测试序列：针对待验证的IP（Intellectual Property）编写测试用例，生成激励。

- 应用激励：将测试序列应用到待验证的IP上，进行仿真。

《UVM实战》代码示例

《UVM实战》代码⽰例⾸先是top_tb:`timescale 1ns/1ps`include "uvm_macros.svh"import uvm_pkg::*;`include "my_if.sv"`include "my_transaction.sv"`include "my_sequencer.sv"`include "my_driver.sv"`include "my_monitor.sv"`include "my_agent.sv"`include "my_model.sv"`include "my_scoreboard.sv"`include "my_env.sv"`include "base_test.sv"`include "my_case0.sv"`include "my_case1.sv"module top_tb;reg clk;reg rst_n;reg[7:0] rxd;reg rx_dv;wire[7:0] txd;wire tx_en;my_if input_if(clk, rst_n);my_if output_if(clk, rst_n);dut my_dut(.clk(clk),.rst_n(rst_n),.rxd(input_if.data),.rx_dv(input_if.valid),.txd(output_if.data),.tx_en(output_if.valid));initial beginclk = 0;forever begin#100 clk = ~clk;endendinitial beginrst_n = 1'b0;#1000;rst_n = 1'b1;endinitial beginrun_test();endinitial beginuvm_config_db#(virtual my_if)::set(null, "uvm_test_top.env.i_agt.drv", "vif", input_if);uvm_config_db#(virtual my_if)::set(null, "uvm_test_top.env.i_agt.mon", "vif", input_if);uvm_config_db#(virtual my_if)::set(null, "uvm_test_top.env.o_agt.mon", "vif", output_if);endendmodule定义了时钟频率，传递了接⼝以链接TB，和⼀个run_test()。

OVM自学笔记

1.Sequence 中的m_sequencer和p_sequencer两者都是sequencer的指针，默认情况下都指向由ovm_sequencer_base继承而来在factory中注册的那个sequencer。

区别是m_sequencer由ovm_sequencer_base保护，不可ovm_user来更改，而p_sequencer可由user通过`uvm_declare_p_sequencer(sequencer_name)来改变指向。

所以用户如果想从一个sequence得到sequencer的信息可指定p_sequencer的指向，之后通过p_sequencer.*的方式取得相应信息。

实例：（uvm实例ovm通用）`uvm_object_utils(seq_name)`uvm_declare_p_sequencer(sequencer_name)if you need to access the sequencer information (or any of it's hierarchy information) from a sequence.I believe m_sequencer should not be used as it is protected./forums/showthread.php?193-m_sequencer-vs-p_sequencer2.一个Sequence 中的执行顺序CREATED：The sequence has been allocated.PRE_BODY：The sequence is started and the pre_body task is being executed.BODY：The sequence is started and the body task is being executed.POST_BODY：The sequence is started and the post_body task is being executed.ENDED：The sequence has ended by the completion of the body task.STOPPED：The sequence has been forcibly ended by issuing a kill() on the sequence. FINISHED：The sequence is completely finished executing.3.OVM使仿真结束方法（1）global_stop_request：基于task的目标结束方式（2）ovm_test_done：object结束方式，当所有object dropped调用global_stop_request （3）kill or do_kill_all：强行结束，不推荐（4）timeout：超时结束，需要用set_global_timeout来设定超时时间详细内容参考OVM_Reference的P384.ovm_test_doneovm_test_done_objection的实例化class（global类），用来结束run phase。

UVM学习笔记（一）

UVM学习笔记（⼀）UVM(Universal verification methodology)简介所有的验证⽅法学服务⽬的都在于提供⼀些可以重⽤的类来减轻在项⽬之间⽔平复⽤和垂直复⽤的⼯作量UVM类库地图 ---> P260类库地图的分类：核⼼基类⼯⼚(factory)类事务(transaction)和序列(sequence)结构创建(structure creation)类环境组件(environment component)类通信管道(channel)类信息报告(message report)类寄存器模型类线程同步(thread synchronization)类事务接⼝(transaction interface)类⼯⼚机制概述⼯⼚机制也是软件的⼀种典型设计模式(design pattern)⼯⼚的意义UVM⼯⼚的存在就是为了更⽅便地替换验证环境中的实例或者注册了的类型，同时⼯⼚的注册机制也带来了配置的灵活性实例或者类型替代在UVM中称作覆盖（override）,⽽被⽤来替换的对象或者类型，应该满⾜注册（registration）和多态（polymorphism）的要求UVM验证环境构成可以分为两部分，⼀部分构成了环境的层次，这部分代码是通过uvm_component类完成，另外⼀部分构成了环境的属性（配置）和数据传输，这⼀部分通过uvm_object类完成uvm_component类继承于uvm_object类，⽽这两种类也是进出⼯⼚的主要模具和⽣产对象模具：通过注册，可以利⽤⼯⼚完成对象创建对象由⼯⼚⽣产，也是利⽤了⼯⼚⽣产模具可灵活替代的好处，使得在不修改原有验证层次和验证包的同时，实现了对环境内部组件类型或者对象的覆盖uvm_{component,object}的例化创建uvm_component对象时，comp_type::type_id::create(string name, uvm_component parent);创建uvm_object对象时，object_type::type_id::create(string name);⼯⼚提供的便利——创建(create)⼀般来说，运⽤factory的步骤可分为：将类注册到⼯⼚在例化前设置覆盖对象和类型（可选的）对象创建在两种类comp1和obj1的注册中，分别使⽤了UVM宏 `uvm_component_utils和`uvm_object_utils宏做的事情就是将类注册到factory中，在解释注册函数之前，我们需要懂得在整个仿真中，factory是独有的，即有且只有⼀个，这保证了所有类的注册都在⼀个“机构”中class comp1 extends uvm_component;`uvm_component_utils(comp1) //将对象已经注册在⼯⼚中function new(string name="comp1", umv_component parent=null);super.new(name,parent); //继承了⽗类的new$display($sformatf(“%s is created”，name))；endfunction： newfunction void build_phase(uvm_phase phase);super.build_phase(phase);endfunction: build_phaseendclassclass obj1 extends uvm_object;`uvm_object_utils(obj1) //将对象已经注册在⼯⼚中function new(string name="obj1");super.new(name,parent); //继承了⽗类的new$display($sformatf(“%s is created”，name))；endfunction： newendclasscomp1 c1, c2;obj1 o1, o2;initial beginc1 = new("c1");o1 = new("o1");c2 = comp1::type_id::create("c2", null);o2 = obj1::type_id::create("o2");end。

UVM基础总结——基于《UVM实战》示例

UVM基础总结——基于《UVM实战》示例UVM（Universal Verification Methodology）是一种用于验证集成电路设计和系统级设计的方法学。

它提供了一种强大的框架，可以加速和规范验证过程，提高设计的质量和效率。

在《UVM实战》这本书中，通过讲解一系列示例，向读者介绍了UVM的基础知识和使用方法。

本书首先介绍了UVM的基本概念和工作原理。

UVM使用一种基于对象和类的面向对象方法来描述和组织验证环境。

它将验证环境划分为几个层次，包括顶层、环境、代理、驱动器、监视器等。

每个层次都包含不同的类和方法，用于实现不同的功能。

通过继承和实例化这些类，可以快速构建一个完整的验证环境。

接下来，本书介绍了UVM中的一些重要概念和方法。

例如，本书详细讲解了UVM的组件和接口。

组件是UVM中最基本的单元，用于实现特定的功能。

接口定义了组件之间的通信和数据交换方式。

UVM使用一种称为TLM（Transaction Level Modeling）的方法来进行通信，通过事务的方式传递数据。

本书还介绍了UVM中的一些重要机制，例如配置和工厂。

配置机制用于配置和管理验证环境中的各个组件和接口的参数。

它可以实现灵活的参数化配置，以适应不同的测试需求。

工厂机制用于管理对象的创建和销毁。

通过注册和继承，可以快速生成对象，并实现对象的多态。

本书还详细介绍了UVM中的测试用例和事务。

测试用例是验证环境中的最高层次，用于描述和控制验证过程。

测试用例可以包括多个事务，每个事务描述一个特定的操作或数据传输过程。

通过编写测试用例和事务，可以实现不同的功能和覆盖率要求。

最后，本书还介绍了一些高级的UVM特性和技术。

例如，本书介绍了UVM中的随机性和约束，用于实现随机的测试用例和事务。

本书还介绍了UVM中的一些重用机制，例如组件和测试用例的复用，以提高测试效率和质量。

通过《UVM实战》这本书的学习，我深入了解了UVM的基础知识和使用方法。

UVM实战指南-第四章

在 Cadence 的 Incisive Enterprise Simulator(IES)仿真器中运行仿真器自带的 UVM 库：
% irun -uvm myfile.sv
使用非仿真器自带的 UVM 库，使用命令行：
% irun -uvmhome $UVM _HOME myfile.sv
4.2 基本类
实例 4–1: 非 UVM 类定义 1 typedef enum bit { APB _READ, APB_WRITE} apb _direction _enum; 2 class apb_transfer; 3 rand bit [ 31:0] addr; 4 rand bit [ 31:0] data; 5 rand apb _direction _enum direction; 6 function void print(); 7 $display("%s transfer: addr=%h data=%h", (), addr, data); 8 endfunction : print 9 endclass : apb_transfer
域自动有多种形式，请参考 UVM 参考手册。
4
Design IC
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electron64@
4.3.2 uvm_object 定义指南
建议从 uvm_sequence_item 继承对象，此方式能够给对象增加一些额外的域，同时允许对象成为 uvm_sequence 随机的一部分。
Design IC
/
electron64@
ＵＶＭ实战指南第四章
UVM 是功能验证的第一个最佳实践和方法学。如之前提到，UVM 实现了成熟的高级验证方法。尽管其类库可以任意使用，我们强烈建议按照后续章节描述的方式来使用，因为这些方式源自于成功经验。

uvm_do_on_with用法

uvm_do_on_with用法题目：探索uvm_do_on_with的用法及步骤解析引言：在现代的硬件设计中，验证是不可或缺的一个环节。

为了确保设计的正确性和功能的完备性，测试团队需要使用专门的验证方法和工具。

其中，UVM（Universal Verification Methodology）是一种广泛使用的验证方法学，能够提高验证效率和可重用性。

本文将深入探讨UVM中的一个重要特性uvm_do_on_with，并详细分析其用法和步骤。

第一部分：uvm_do_on_with概述- 引言uvm_do_on_with的作用和意义，解释其在验证中的重要性。

第二部分：uvm_do_on_with的基本用法- 构造函数：明确定义uvm_do_on_with的基本属性和参数- start函数：开始uvm_do_on_with的执行- wait函数：等待一定条件满足后继续执行- post_do函数：uvm_do中执行完do_on_with后执行的操作- stop函数：停止uvm_do_on_with的执行- 示例和代码展示：通过一个简单的示例，展示uvm_do_on_with的基本用法和执行结果第三部分：uvm_do_on_with的高级用法- 介绍uvm_do_on_with提供的高级功能和扩展- 辅助函数：介绍和使用uvm_do_on_with相关的辅助函数- 参数化：如何使用参数化功能进行动态验证- 示例和代码展示：通过一个复杂的实例，展示uvm_do_on_with的高级用法和效果第四部分：深入分析uvm_do_on_with的实现原理- 了解uvm_do_on_with的内部实现和工作原理- 分析uvm_do_on_with与其他UVM特性的关系- 与其他验证方法学的对比：讨论uvm_do_on_with的优势和劣势第五部分：总结与展望- 总结uvm_do_on_with的核心概念和用法- 现实中的应用案例和成功经验分享- 展望uvm_do_on_with的未来发展和改进的方向结论：通过本文的介绍和分析，读者可以全面了解uvm_do_on_with的作用、用法和原理。

UVM_知识点测试

UVM_知识点测试UVM（Universal Verification Methodology）是由电子设计自动化（EDA）工具供应商提出的一种验证方法学，用于开发和验证硬件描述语言（HDL）模型的正确性。

UVM为测试工程师提供了一种结构化和可重用的验证环境，使他们可以更简单地编写，管理和执行测试。

UVM使用SystemVerilog作为验证环境和测试用例开发的语言。

UVM 提供了一种面向对象的验证方法学，它基于Verilog和VHDL等语言的验证方法学，同时引入了诸如高级配置，事务和重用性等新概念。

UVM的主要特点包括以下几个方面：1. 四个部分组成：UVM由四个主要部分组成，分别是顶层环境（top-level environment），顺序性容器（sequence container），交易级模型（transaction-level model）和测试用例（testcase）。

这四个部分组合在一起，为测试工程师提供了一个用于创建和管理验证环境的框架。

2.面向对象：UVM使用面向对象的方法编写验证环境和测试用例。

验证环境的构建是通过创建各种类和对象来实现的，这些类和对象之间可以进行继承和组合。

测试用例也是通过继承的方式创建的，使得可以重用已有的验证环境和测试用例。

3.事务级建模：UVM引入了交易级模型的概念，通过使用事务建模语法，可以描述信号和数据的传输。

这样可以更简单地描述和操作设计的功能，并且减少验证环境和测试用例的复杂度。

4.高级配置和重用性：UVM提供了一种灵活的配置机制，使测试工程师可以根据需要灵活配置验证环境。

此外，UVM还支持验证组件的重用，通过创建可重用的验证组件，可以提高验证环境的开发效率和测试用例的复用性。

UVM的工作原理如下：1.创建验证环境：首先，测试工程师需要创建一个验证环境，该环境包含了待验证模块的所有必要信号和接口。

验证环境可以通过继承和组合各种验证组件来创建，其中包括信号生成器，响应生成器，监视器等。

UVM学习报告

UVM学习报告UVM学习报告 (1)UVM结构图 (1)1. transaction (2)2. sequence (2)3. drive (4)4. monitor (5)5. input_agent/output_agent (6)6. reference_model (6)7. scoreboard (7)8. interface (7)9. env (8)1. UVM结构图1.transaction①定义成员变量，以及变量类型；②在constraint中对随机的数据增加限制条件；③使用`uvm_object_utils系列宏实现factory机制,调用uvm_filed_int函数，传入的第一个参数是要操作的对象的指针，第二个参数表明这是一个什么操作，还可以通过某些参数把某个字段的相应功能去除。

2.sequence在sequence中最关键的是body。

在body中有调用了10次`uvm_do宏。

这个宏每执行一次就会向uvm_sequencer发送一个数据，uvm_sequencer收到数据就传给uvm_drive。

在UVM的组件中，drive，monitor，reference_model和scoreboard 的main_phase或run_phase都是无限循环的，要想让整个仿真停止，就要调用$finish函数。

在UVM中调starting_phase.raise_objection(this)告诉UVM要开始发包了，在发送完之前不能调用$finish。

在包发送完毕后，调用starting_phase.drop_objection(this)来告诉UVM可以调用$finish了。

当调用drop_objection时，UVM会检查一下其他的component的objection是否已经被drop了，当所有的objection已经被drop了，才会调用$finish。

3.driveUVM验证平台使用drive来发送数据，在drive中：①new函数定义时一般都要写上（name, parent）这一句，意思是执行父类的new函数。

UVM基础总结——基于《UVM实战》示例

UVM基础总结——基于《UVM实战》⽰例⼀、前⾔⼯作⼀直在做SoC验证，更关注模块间的连接性和匹配性，所以相⽐于擅长随机约束激励的UVM来说，定向测试的概念更容易debug。

当然前提是IP已经被充分验证。

因此觉得接触UVM的机会较少。

到现在发现即使在SoC验证中依然有它的⽤武之地。

⽐如验证可独⽴于CPU⼯作的IP、快速对系统性能进⾏评估、重⽤IP级别的验证环境，甚⾄是⼀些通⽤的VIP也有基于UVM编写的。

基于这些考量，也逐渐开始接触。

《UVM实战》是很多验证⼯程师的启蒙，本⽂借⽤书中开头的⽰例简单梳理下UVM的基本知识。

⼆、UVM基础概述关于UVM的知识⽹络上已经铺天盖地了，下边的内容只是⾃⼰的⼀些认识和随记。

UVM其实就是基于SV语⾔写的⽤于验证的代码库和对应的验证规范。

下图是UVM验证环境的整体结构（图来源见参考⽂献1）。

图中注释介绍了每个组成部分的作⽤。

《UVM实战》书中给我留下最深刻的印象就是⽤⼦弹、弹夹和⼿枪分别类⽐transaction sequence和sequencer，这也是UVM环境灵活的重要原因之⼀。

这是激励的产⽣机制，⾄于响应的采集和响应任务会交给monitor和scoreboard。

后者中的期望数据或者参考数据的来源⽐较灵活，函数、⽂件或是reference model的响应均可。

以上是UVM的空间维度，这⼀概念也被抽象成如下的树状结构。

各个部分必然存在信息交互。

sequence和sequencer之间传递的是transaction，实际上component之间也是transaction级别的通信，叫做TLM （transaction level model）最常见的就是monitor中uvm_analysis_port通过uvm_tlm_analysis_fifo连接到reference model或scoreboard中的uvm_blocking_get_port。

UVM实战指南——第3部分

(*)题外话：TLM可能是UVM中最重要的概念，掌握了TLM，就可以开始尝试编写一些小程序了。

翻译这篇文章，也是为了巩固加强对TLM的理解。

(*)几个名词：transaction翻译为事务或者交易；packet翻译为封包，packet属于transaction；monitor翻译为监视器；driver翻译为驱动器；scoreboard翻译为记分牌；有些词汇直接被运用到UVM源代码上，所以有时候用英文更容易描述清楚。

(*)语言的目的是为了交流，翻译不是为了纯粹的语言转换，而是为了传递思想。

4.6 UVM中事务级建模(TLM)20多年前，设计者从门级转向RTL级。

这次转换来自于标准Verilog/VHDL的RTL编码风格，以及RTL综合实现工具的推出。

使用RTL最大的好处是让设计者更多的专注于时序行为的设计以及功能的正确性，而很少考虑门级相关设计。

TLM(事务级建模)同样在抽象级别上更进了一步，在设计和验证领域都有出现。

通过TLM, 中心放在系统级别的各种事务流的建模，而更少关心时钟级别的行为。

TLM在测试向量中已经使用多年。

通常，在产生激励和覆盖率检查的时候使用事务而不是用时钟级别建模，这种方式就是TLM. 为了验证RTL级别的DUT(需要测试的模块)，测试向量使用事务发生器(transactor)(有时也称为总线功能模型(BFM))，将RTL级和事务级进行转换。

在UVM中，此事务发生器也被叫做驱动(driver)或者收集器(collector)。

TLM中，事务通过方法调用和类对象来建模。

使用事务级而不是信号级别来建模有几个显著的好处：∙TLM比RTL更简洁，仿真速度快。

∙TLM模型的抽象级别更高，更加契合验证工程师或设计工程师对内部功能的考虑，从而使得建模更简单，并且更容易被其他工程师理解。

∙TLM模型将不符合复用的部分移到模型之外，因此TLM很适合复用。

并且，TLM使用面向对象的技术，比如继承、实现和接口分离的技术。

uvm知识点总结

uvm知识点总结UVM 架构UVM 的架构包括以下几个重要部分：1. UVM 库 (UVM Library): UVM 库是一个可复用的验证组件集合，包含了多个验证类，如uvm_component、uvm_object、uvm_sequence 等，这些类组成了 UVM 框架。

2. UVM Testbench: UVM Testbench 是一个验证环境框架，它是基于 UVM 库构建起来的，用于创建验证环境、生成测试用例、进行仿真等。

3. UVM Test: UVM Test 是一个测试用例，主要由 UVM sequence 和 UVM 配置对象构成，它是用来验证被测试设计的功能是否正确。

4. UVM Agent: UVM Agent 是一个验证组件，是用于连接被测试设计和验证环境的中间层；它包括了 driver、monitor、sequence、sequencer 等。

基本概念UVM 中的一些基本概念包括以下内容：1. UVM Component: UVM 组件是 UVM 测试环境中的基本单元，用于组织和管理验证环境中的各种功能。

UVM 组件包括了 uvm_component、uvm_object、uvm_sequence 等。

2. UVM Object: UVM 对象是 UVM 中的一个基本概念，它是 uvm_component、uvm_sequence 和 uvm_transaction 的基类，用于实现类似于面向对象编程的功能。

3. UVM Phase: UVM 通过阶段 (Phase) 来管理验证环境的初始化、运行和结束等过程。

UVM 提供了一系列的任务来进行阶段的管理，如 uvm_phase、uvm_sequence、uvm_objection 等。

4. UVM Transaction: UVM 事务是指在验证中进行的交互过程，包括了数据传输、信号传递、命令执行等；UVM 提供了 uvm_transaction 类来实现事务级建模。

uvm_pool的用法实践

uvm_pool的用法实践（原创版）目录1.uvm_pool 的概述2.uvm_pool 的基本结构3.uvm_pool 的实例化方法4.uvm_pool 的用法实践5.uvm_pool 的优缺点分析正文【1.uvm_pool 的概述】uvm_pool 是 UVM（Universal Verification Methodology）中的一个重要组成部分，主要用于存储和管理 UVM 中的各种数据结构和信息。

它可以在 UVM 环境中创建和管理各种类型的数据，如序列、存储器、UVM 状态等，从而为 UVM 的验证工作提供数据支持。

【2.uvm_pool 的基本结构】uvm_pool 是一个复杂的数据结构，它包含多个子结构，主要有以下几个部分：- uvm_pool：这是 uvm_pool 的数据类型，定义了一个基本的uvm_pool 结构。

- uvm_pool_base：这是 uvm_pool 的基类，定义了一些通用的方法和属性。

- uvm_pool_整治：这是 uvm_pool 的具体子类，继承自uvm_pool_base，实现了具体的功能。

【3.uvm_pool 的实例化方法】要使用 uvm_pool，首先需要实例化一个 uvm_pool 对象。

一般来说，可以通过以下几种方式实例化 uvm_pool：- 使用 uvm_pool_整治类的构造函数直接实例化。

- 使用 uvm_pool_整治类的静态方法实例化。

- 使用 uvm_pool_整治类的工厂方法实例化。

【4.uvm_pool 的用法实践】下面是一个简单的 uvm_pool 用法实践示例：```c++#include <uvm_pool.h>#include <uvm_pool_整治.h>// 实例化一个 uvm_pool 对象uvm_pool *pool = new uvm_pool_整治 ("my_pool", 1024);// 使用 uvm_pool 存储数据uvm_sequence_item *item = new uvm_sequence_item("item", "data");pool->put(item);// 从 uvm_pool 中获取数据uvm_sequence_item *item_out = pool->get(NULL);// 删除 uvm_pool 中的数据pool->delete(item_out);// 释放 uvm_pool 对象delete pool;```【5.uvm_pool 的优缺点分析】uvm_pool 作为 UVM 中的一个重要组成部分，有其独特的优点，也有不可避免的缺点：优点：- 提供统一的数据管理机制，方便对各种数据结构进行管理。

(完整版)UVM_Training_Series_2

Configuration mechanism advantages 1. Mechanism semantic allows an upper component to override contained components values [Note] No file changes are required 2. Can configure attributes at various hierarchy locations 3. Wild cards and regular expressions allow configuration of multiple attributes with a single command 4. Debug capabilities 5. Support for user defined types (e.g. SV virtual interfaces) 6. Run-time configuration support 7. Type safe solution
Test/Testbench Configuration To Customize UVM Architecture and Environment
ROMAN WANG & YU BAODONG & GAO TENGFEI 3.15.2013
AGENDA
Configuration and Testbench Architecture in UVM Configuration Categories What does UVM offer for configuration? Managing Configuration Sequence and configuration Overriding configuration Creating a meaningful test Coding Style in UVM

《UVM实战》读书笔记思维导图

第7章 UVM中的寄存器模型
7.1 寄存器模型简介
7.2 简单的寄存器模型
7.3 后门访问与前门访问
7.4 复杂的寄存器模型
7.5 寄存器模型对 DUT的模拟
7.6 寄存器模型中一些内建的seque...
7.7 寄存器模型的高级用法
7.8 寄存器模型的其他常用函数
第8章 UVM中的factory机制
的组成
2.2 只有
2
driver的验证
平台
3 2.3 为验证平
台加入各个组件
4 2.4 UVM的终
极大作： c...
5 2.5 建造测试
用例
第3章 UVM基础
3.1
1
uvm_compo
n e n t 与 u v. . .
3.2 UVM的树 2
形结构
3 3.3 field
automation. ..
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新
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代码
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用法器
版权
信息
寄存
机制
参数
应用模型
编程设计
第章
验证
迁移
基础
测试用例
使用
小而美
目录
01 第1章与UVM的第一次接触
02
第2章一个简单的 UVM验证平台
03 第3章 UVM基础
04
4 3.4 UVM中打
印信息的控制
5 3.5
config_db机制
第4章 UVM中的TLM1.0通信
4.2 UVM中各种端口的互连