七进制加法计数器电路设计

采用74LS192设计的4、7进制计数器

采用74LS192设计的4、7进制计数器《电子设计基础》课程报告设计题目：4/7进制计数器设计学生班级：通信0902学生学号：20095972学生姓名：指导教师：时间：2011. 6．24西南科技大学信息工程学院四、74283加法器每一位的进位信号送给高位作为输入信号，因此，任一位的加法运算必须在低一位的运算完成之后才能进行，这种进位方式成为串行进位，这种加法器的逻辑电路较为简单。

74283管脚图74283原理图一.电路设计及计算1.选择一个方波信号发生器作为输入信号源；CP2利用74LS192，通过清零法设计一个四进制计数器，状态图如下：0000 000101000011 00103、利用74S192通过置数法设计一个从1到7的计数器，状态图如下：0010 0011 0111 0110 0101 0100然后通过减法器在每一个状态的基础上减去一个1，从而实现一个7进制计数器。

减法器电路如图所示U774283NSUM_410SUM_313SUM_14SUM_21C49B411A412B315A314B22A23B16A15C07U8A74LS136D U9B 74LS136DU10C74LS136D U11D74LS136D GNDVCC 5V4、通过一个单刀双掷开关控制信号源，从而进行四进制和七进制之间的转换。

接4进制计数器接7进制计数器接地5、进行四进制计数时，在74LS192后面接一个7447显示译码管，将8421BCD 码转换成十进制，最后通过一个七段显示数码管来显示数据输出状态。

6、在进行七进制计数时，用40192进行置数法计数，预置数为0001，计数到1000后反馈到置数端，循环计数，后面接一个74238加法器构成的减法器，使输出显示数字在0000~0110之间计数，在经过7447译码管将其转化为十进制数0~6，从而实现七进制计数器功能。

五、原理图、仿真图及结果分析、PCB版图原理图如下所示：仿真及结果分析MULTISIM仿真图四进制波形七进制波形PCB板排布2.PCB原理图如下:PCB顶层PCB底层总结:完成这次课程设计之后，我觉得自己在电子设计过程中收获了很多，在这过程中我遇到了很多困难：在电路仿真时候，我觉得原理图是正确的，但运行不出想要的结果，我把74LS192换成了同样是计数器的74LS161,结果可以实现4、7进制的转换，于是我认为时芯片出了问题，找到老师说明了我的问题后，才知道是这个芯片本身特点，要根据它自身的性质来修改原理图；还有，接地的标号中要把Net选项选为GND，不然在PCB制作中将没有接地这一个选项出现；在PCB板制作时，要对元器件不断调整位置来使排版最佳。

同步七进制加法计数器状态转换表

同步七进制加法计数器状态转换表摘要：1.同步七进制加法计数器的基本概念2.状态转换表的定义和作用3.同步七进制加法计数器状态转换表的构建方法4.同步七进制加法计数器状态转换表的应用实例正文：一、同步七进制加法计数器的基本概念同步七进制加法计数器是一种计数器，它的计数方式是基于七进制数制的加法原理。

在计数过程中，每当计数值达到7 时，计数器就会产生一个进位信号，同时将计数值清零。

同步七进制加法计数器广泛应用于数字电路、计算机科学等领域。

二、状态转换表的定义和作用状态转换表是一种用于描述计数器状态转换的表格，它将计数器的所有可能状态及其对应的输入信号和输出信号都列出来。

通过状态转换表，我们可以清晰地了解计数器的工作原理和状态变化规律。

在实际应用中，状态转换表有助于分析和设计计数器电路，也可以用来验证计数器的正确性。

三、同步七进制加法计数器状态转换表的构建方法构建同步七进制加法计数器状态转换表的方法如下：1.首先，确定计数器的输入信号和输出信号。

输入信号通常包括计数使能信号（如时钟信号）和进位信号；输出信号通常是计数值的表示。

2.其次，根据计数器的工作原理，列出所有可能的状态及其对应的输入信号和输出信号。

对于同步七进制加法计数器，共有7 种状态，分别对应0~6 这七个计数值。

3.最后，将这些信息整理成表格形式，形成状态转换表。

四、同步七进制加法计数器状态转换表的应用实例以下是一个同步七进制加法计数器状态转换表的应用实例：假设有一个同步七进制加法计数器，它的输入信号包括时钟信号（CLK）和进位信号（Carry），输出信号是计数值（Count）。

同步七进制加法计数器状态转换表

同步七进制加法计数器状态转换表（实用版）目录1.概述2.同步七进制加法计数器的原理3.状态转换表的构成4.状态转换表的解读5.应用示例正文1.概述同步七进制加法计数器是一种数字电路，用于实现七进制数的计数。

与常见的二进制计数器相比，七进制计数器可以更有效地处理七进制数，从而在某些应用场景中具有优势。

本文将介绍同步七进制加法计数器的状态转换表，帮助读者更好地理解和应用这一电路。

2.同步七进制加法计数器的原理同步七进制加法计数器基于七进制数的加法规则，使用四个输入信号（A、B、C、D）表示七进制数的每一位。

计数器有两个输出信号，分别是进位标志 Q 和当前位值 Q0、Q1、Q2、Q3。

当输入信号发生变化时，计数器会根据当前状态进行相应的状态转移，实现七进制数的计数。

3.状态转换表的构成同步七进制加法计数器的状态转换表是一个四行三列的矩阵，其中行表示输入信号的状态（0 或 1），列表示计数器的三位输出（Q0、Q1、Q2）以及进位标志（Q）。

每个矩阵元素对应一个输入信号状态与输出信号状态的组合，通过这个组合可以确定计数器的下一个状态。

4.状态转换表的解读以输入信号 A、B、C、D 和输出信号 Q0、Q1、Q2、Q 为例，我们可以通过状态转换表找到计数器在某个输入信号状态下的下一个状态。

例如，当输入信号 A、B、C、D 分别为 0、1、0、1 时，查找状态转换表可知，计数器将从当前状态转移到状态“110”。

这意味着输出信号 Q 将变为 0，而 Q0、Q1、Q2 将变为 1、0、1。

5.应用示例同步七进制加法计数器广泛应用于计算机科学、通信系统和数字信号处理等领域。

例如，在数字时钟设计中，可以使用同步七进制加法计数器实现七进制计数，从而将时钟信号分成七个等分。

在数字电路设计中，同步七进制加法计数器可以作为基本组件，实现复杂的计数和控制功能。

总之，同步七进制加法计数器的状态转换表是理解该电路工作原理的关键。

计算机时序逻辑电路

描述时序电路逻辑功能的函数一般有两个：
输出函数： Yi f i X 1 ,, X p , Q1 ,, Qt 激励函数： Wj f j X1 ,, X p , Q1 ,, Qt
i 1,, m j 1, , r
可见，时序电路的输出不仅与电路的输入有关，而且与电路的状态有关。
T1 X Q0n T0 1
Q1n1 X Q0n Q1n ③ 状态方程： n1 n Q0 Q0
（3）画出状态转换真值表将三个触发器现态的各种取值组合，代入状态方程、输出方程，求出相应的次态和输出，可得该电路的状态转换真值表，如表7-3所示。
表7-3
● 教学要求：掌握时序逻辑电路的结构、分类以及描述工具；
熟练掌握同步时序逻辑电路的表格分析法；了解同步时序逻辑电路设计的一般步骤；理解计数器、寄存器的原理与应用。
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7.1 时序逻辑电路概述
● 7.1.1 时序逻辑电路的结构与分类 1. 时序逻辑电路结构
时序逻辑电路（简称时序电路）的结构框图如图7.1所示。时序电路一般由组合逻辑电路、存储电路和反馈回路三部分组成。
4. 选择触发器的类型，求出状态方程、驱动方程、输出方程
根据最简状态转换图（表）可求出状态方程、输出方程，然后将状态方程与触发器的特性方程进行比较，可得到驱动方程。由于JK 触发器功能较全、使用较灵活，因此在设计中多选用JK触发器。
5. 画出逻辑电路图，并检查有无自启动能力
根据驱动方程和输出方程画出逻辑电路图。如设计的电路存在无效状态时，应检查电路进入无效状态后，能否在时钟脉冲作用下自动返回到有效状态工作。如能回到有效状态，则电路具有自启动能力；如不能，则需修改设计，使电路具有自启动能力。

余孟尝第三版课后习题答案第五章习题题目

自我检查题5.1 时序电路和组合电路的根本区别是什么？同步时序电路与异步时序电路有何不同？5.2 画出图T5.2所示电路的状态和时序图，并简述其功能。

5.3 试用边沿JK触发器和门电路设计一个按自然态序进行计数的七进制同步加法计数器。

5.4 画出用时钟脉冲上升沿触发的边沿D触发器组成的4位二进制异步加法计数器和减法计数器的逻辑电路图。

5.5 试画出用两片74161构成的24进制计数器的电路连线图。

5.6 试画出用两片4位双向移位寄存器74LS194组成的8位双向移位寄存器的连线图。

5.7 指出下列各种触发器中哪些可以用来构成移位寄存器和计数器，哪些不能，凡能者在（）内打√，不能者打×。

(1)基本RS触发器（）（2）同步RS触发器（）（3）同步D 锁存器（）（4）边沿D触发器（）（5）边沿JK触发器（）5.8 RAM和ROM在电路结构和工作原理上有何不同？思考题与习题题5.1 时序电路如图P5.1所示，起始状态=001，画出电路的时序图。

题5.2 画出P5.2所示电路的状态图题5.3 画出图P5.3所示电路的状态图和时序图。

题5.4 试画出图P5.4（a）电路中B、C端波形。

输入端A、CP波形如图P5.5(b）所示，触发器起始状态均为零。

题5.5 画出图P5.5所示电路的状态图，若令=1，试问电路计数顺序将如何变化？题5.6 试问图P5.6所示电路的计数长度N是多少？能自启动吗？题5.7 画出图P5.7所示电路的状态图和时序图？题5.8 试用下降沿触发的边沿JK触发器设计一个同步时序电路，其要求如图P5.8所示题5.9 试用上升沿触发的边沿D触发器和与非门设计一个同步时序电路，要求如图P5.9所示题5.10 设计一个脉冲序列发生器，使之在一系列CP信号作用下，其输出端能周期性的输出00101101的脉冲序列。

题5.11 设计一个步进电机用的三相六状态脉冲分配器。

如果用1表示线圈导通，用0表示线圈截止，则三个线圈ABC的状态转换图应如图P5.11所示。

第6章_课后习题答案1006

第6章习题解答6-1 指出下列各类型的触发器中那些能组成移位寄存器，哪些不能组成移位寄存器，如果能够，在（）内打√，否则打×。

（1）基本RS 触发器（）；（2）同步RS 触发器（）；（3）主从结构触发器（）；（4）维持阻塞触发器（）；（5）用CMOS 传输门的边沿触发器（）；（6）利用传输延迟时间的边沿触发器（）。

解答：（1）×；（2）×；（3）√；（4）√；（5）√；（6）√；6-2 试分析图6-79所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并且说明电路能够自启动。

解答：驱动方程：113J K Q ==；221J K Q ==；312J Q Q =、33K Q = 状态方程：111111313113n Q J Q K Q Q Q Q Q Q Q +=+=+=e 122222121212n Q J Q K Q Q Q QQ Q Q +=+=+=⊕13333312333123n Q J Q K Q QQ Q Q Q QQ Q +=+=+=输出方程：123CO QQ Q =状态转换表如下：5 100 000 1 101 011 1 110 010 11110011状态转换图如下：此电路为能自启动的同步五进制加法计数器。

6-3 试分析图6-80所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。

A 为输入逻辑变量。

解答：驱动方程：12D AQ =；21212()D AQ Q A Q Q ==+ 状态方程：1112n Q D AQ +==12212()n Q D A Q Q +==+输出方程：12CO AQQ = 状态转换表如下：脉冲数 A 初态21Q Q次态1121n n Q Q ++输出CO1 0 00 00 02 0 01 00 03 0 10 00 04 0 11 00 0100011 01 11 0 1 11 10 1110101状态转换图如下：此电路为串行数据检测器，当输入4个或4个以上的1时输出为1，其他输入情况下输出为0。

数字综合题

一、单项选择题2．下列电路中，不属于组合逻辑电路的是________。

(a) 译码器(b) 全加器(c) 寄存器(d) 编码器3．滞回特性是________ 的基本特性。

(a) 多谐振荡器(b) 单稳态触发器(c) T触发器(d) 施密特触发器4．石英晶体多谐振荡器的输出脉冲频率取决于________。

(a) 晶体的固有频率和RC参数值(b) 晶体的固有频率(c) 组成振荡器的门电路的平均传输时间(d) RC参数大小5．若将TTL异或门（输入端为A、B）当作反相器使用，则A、B端应________ 连接。

(a) A或B中有一个接0 (b) A或B中有一个接1(c) A和B并联使用(d) 不能实现6．连续同或199个0的结果是________。

(a) 0(b) 1 （c）不唯一(d) 没意义ABC , 选出下列________ 可以肯定使F=0的情况。

7．已知F=CD(a) A=0 , BC=1 (b) B=1, C=1 (c) C=1, D=0 (d) BC=1, D=18．施密特触发器的主要用途是________。

(a) 整形，波形变换，鉴幅(b) 整形，鉴幅，定时(c) 延时，定时，整形(d) 延时，定时，存储9．数字信号和模拟信号的不同之处是________。

(a) 数字信号在大小上不连续，时间上连续，而模拟信号则相反。

(b) 数字信号在大小上连续，时间上不连续，而模拟信号则相反。

(c) 数字信号在大小上和时间上均不连续，而模拟信号则相反。

(d) 数字信号在大小上和时间上均连续，而模拟信号则相反。

10．下列电路中，不属于时序逻辑电路的是_______ 。

(a) 计数器(b) 寄存器(c)全加器(d) 分频器11．______ 电路任何时刻只能有一个输出端有效。

(a) 二进制译码器(b) 二进制编码器(c) 七段显示译码器(d) 十进制计数器二、填空题：1．十进制数68等于二进制数；等于十六进制数；十进制数78等于二进制数；等于十六进制数；十进制数88等于二进制数；等于十六进制数；十进制数98等于二进制数；等于十六进制数；2．在数字电路中晶体三极管工作在状态，即或者在区，或者在区。

重庆大学数电试卷合集

重庆大学《数字电子技术（Ⅱ）》课程试卷2012 ~2013 学年第 2 学期开课学院：电气工程学院课程号：考试日期： 2013-6考试方式：考试时间： 120 分钟一、设计题（20分）：采用同步置数的方式，利用74LS160设计365进制的计数器，各位之间为十进制关系。

解：二、分析题（20分）：下图为16×4位ROM和同步十六进制加法计数器74LS161组成的脉冲分频电路。

在CLK信号作用下，输出波形如图所示。

计算ROM中的数据表。

解：三、设计题（10分）：用D触发器设计一个同步串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。

例如：输入A 101100111011110输出Y 000000001000110解：1）画出原始状态图2）状态化简3）状态编码原始状态图化简以后的状态图1/0A/Y0/01/00/0由状态图可得到复合卡诺图图：n AQ Y 1=nn n n n n Q Q A Q AQ AQ Q 01101011⋅=+=++D 触发器的特性方程为1,01==+i D Q in i得：n n n n QQ A D AQ AQ D 010101⋅=+=5) 检查自启动：可以自启动。

6）画逻辑图四、分析题（10分）：试分析下图时序电路的功能。

解：1）)()()(2101201110210↓=↓=↓⋅=+++CP Q Q Q Q Q Q Q CP Q Q Q nn n n n n n nn2）画出波形图：(略) 3）画出状态图异步五进制加法计数器1Q的卡诺图 nn Q Q 01 00 01 11 10 A 0 1nn Q Q 01 00 01 11 10 A 0 110+n Q的卡诺图1/00/0nn Q Q 01 00 01 11 10 A 01nn Q Q 01 00 01 11 10 A 0 1输出Y 的卡诺图五、分析题（10分）利用计算公式解释超前进位加法器的基本思想。

数字电路实验3计数器

实验八计数器一、实验目的1．熟悉由集成‎触发器构成‎的计数器电‎路及其工作‎原理。

2．熟悉掌握常‎用中规模集‎成电路计数‎器及其应用‎方法。

二、实验原理和‎电路所谓计数，就是统计脉‎冲的个数，计数器就是‎实现“计数”操作的时序‎逻辑电路。

计数器的应‎用十分广泛‎，不仅用来计‎数，也可用作分‎频、定时等。

计数器种类‎繁多。

根据计数体‎制的不同，计数器可分‎成二进制（即2”进制）计数器和非‎二进制计数‎器两大类。

在非二进制‎计数器中，最常用的是‎十进制计数‎器，其它的一般‎称为任意进‎制计数器。

根据计数器‎的增减趋势‎不同，计数器可分‎为加法计数‎器—随着计数脉‎冲的输入而‎递增计数的‎；减法计数器‎—随着计数脉‎冲的输入而‎递减的；可逆计数器‎—既可递增，也可递减的‎。

根据计数脉‎冲引入方式‎不同，计数器又可‎分为同步计‎数器—计数脉冲直‎接加到所有‎触发器的时‎钟脉冲（CP）输入端；异步计数器‎—计数脉冲不‎是直接加到‎所有触发器‎的时钟脉冲‎（CP）输入端。

1.异步二进制‎加法计数器‎异步二进制‎加法计数器‎是比较简单‎的。

图1.8.1(a)是由4个J‎K（选用双JK‎74LS1‎12）触发器构成‎的4位二进‎制（十六进制）异步加法计‎数器，图1.8.1(b)和（c）分别为其状‎态图和波形‎图。

对于所得状‎态图和波形‎图可以这样‎理解：触发器FF‎O（最低位）在每个计数‎沿（CP）的下降沿（1 → 0）翻转，触发器FF‎1的C P端‎接FF0的‎Q0端，因而当FF‎O（Q O）由1→ 0时，FF1翻转‎。

类似地，当FF1（Q1）由1→0时，FF2翻转‎，FF2（Q2）由1→0时，FF3翻转‎。

4位二进制‎异步加法计‎数器从起始‎态0000‎到1111‎共十六个状‎态，因此，它是十六进‎制加法计数‎器，也称模16‎加法计数器‎（模M=16）。

从波形图可‎看到，Q0 的周期是C‎P周期的二‎倍；Q1是Q0的二‎倍，CP的四倍‎；Q2是Q1 的二倍，Q0的四倍‎，CP的八倍‎；Q3是Q2‎的二倍，Q1的四倍‎，Q0的八倍‎，CP的十六‎倍。

EDA课程设计——篮球球比赛计分器_2

<<电子设计自动化EDA技术>>课程设计报告题目: 篮球比赛记分牌姓名:院系:专业:学号:指导教师:完成时间: 年月日目录1 课程设计题目`内容与要求………………………1.1 设计内容1.2 具体要求2系统设计…………………………2.1 设计思路2.2 系统原理3 系统实现……………………………………………4 系统仿真……………………………………………5硬件验证(操作)说明………………………………6 总结…………………………………………………7参考书目……………………………………………一、课程设计题目、内容与要求1.1课程设计的题目: 篮球比赛记分牌1、1.2课程设计内容:2、根据比赛实际情况记录两队得分, 罚球进的1分, 进球的2分；3、记分牌要具有纠错功能, 能减1分、2分功能；4、利用3个译码显示管输出比赛的分；二、系统设计2.1设计思路:篮球比赛记分牌是记录两队比赛的得分情况, 并能够进行纠错功能；根据系统设计的要求, 篮球记分牌的电路原理框图如下：2.2 系统原理与设计说明系统各个模块的功能如下:1.D触发器电路模块实现翻转功能当出错时, 输出为1, 使电路回到上一个正确的状态。

2.4为二进制全加器电路模块实现加法计数功能。

3、移位寄存器电路模块保存比赛两队得分情况的4个相邻状态, 出错时将调用上一个正确状态。

4.二选一数据选择器电路模块用来控制移位寄存器5. LED数码管驱动电路模块三、系统实现各模块电路的源程序如下:1、D触发器电路模块及程序:set输入(Q=1), 清零应该可以用复位键reset吧(Q=0)。

library ieee;use ieee.std_logic_1164.all;entity sync_rsdff isport(d,clk : in std_logic;set : in std_logic;reset: in std_logic;q,qb : out std_logic);end sync_rsdff;architecture rtl_arc of sync_rsdff isbeginprocess(clk)beginif (clk'event and clk='1') thenif(set='0' and reset='1') thenq<='1';qb<='0';elsif (set='1' and reset='0') thenq<='0';qb<='1';elseq<=d;qb<=not d;end if;end if;end process;end rtl_arc;移位寄存器模块电路及程序:library IEEE;use IEEE.std_logic_1164.all;entity shft_reg isport (DIR : in std_logic;CLK : in std_logic;CLR : in std_logic;SET : in std_logic;CE : in std_logic;LOAD : in std_logic;SI : in std_logic;DATA : in std_logic_vector(3 downto 0);data_out : out std_logic_vector(3 downto 0) );end shft_reg;architecture shft_reg_arch of shft_reg issignal TEMP_data_out : std_logic_vector(3 downto 0);beginprocess(CLK)beginif rising_edge(CLK) thenif CE = '1' thenif CLR = '1' thenTEMP_data_out <= "0000";elsif SET = '1' thenTEMP_data_out <= "1111";elsif LOAD = '1' thenTEMP_data_out <= DATA;elseif DIR = '1' thenTEMP_data_out <= SI & TEMP_data_out(3 downto 1);elseTEMP_data_out <= TEMP_data_out(2 downto 0) & SI;end if;end if;end if;end if;end process;data_out <= TEMP_data_out;end architecture;3.二选一数据选择器电路模块及程序:entity mux isport(do,d1:in bit;sel:in bit;q:out bit);end mux;architecture a of mux isbeginq<=(do and sel)or(not sel and d1);end a;4.加法计数器的电路模块及程序:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY add4 ISPORT(a1,a2,a3,a4:IN STD_LOGIC;b1,b2,b3,b4:IN STD_LOGIC;sum1,sum2,sum3,sum4:OUT STD_LOGIC;cout4:OUT STD_LOGIC);END add4;ARCHITECTURE add_arc OF add4 ISSIGNAL cout1,cout2,cout3:STD_LOGIC;COMPONENT halfaddPORT(a,b:IN STD_LOGIC;sum,hcarry:OUT STD_LOGIC);END COMPONENT;COMPONENT fulladdPORT(in1,in2,cin:STD_LOGIC;fsum,fcarry:OUT STD_LOGIC);END COMPONENT;BEGINu1:halfadd PORT MAP(a=>a1,b=>b1,sum=>sum1,hcarry=>cout1);u2:fulladd PORT MAP(in1=>a2,in2=>b2,cin=>cout1,fsum=>sum2,fcarry=>cout2);u3:fulladd PORT MAP(in1=>a3,in2=>b3,cin=>cout2,fsum=>sum3,fcarry=>cout3);u4:fulladd PORT MAP(in1=>a4,in2=>b4,cin=>cout3,fsum=>sum4,fcarry=>cout4);END add_arc;5.七段译码电路及程序:library ieee;use ieee.std_logic_1164.all;entity deled isport(datain:in std_logic_vector(3 downto 0);qout:out std_logic_vector(6 downto 0));end deled;architecture func of deled isbeginprocess(datain)beginif datain= "0000" then qout<="1111110";elsif datain= "0001" then qout<="0110000";elsif datain= "0010" then qout<="1101101";elsif datain= "0011" then qout<="1111001";elsif datain= "0100" then qout<="0110011";elsif datain= "0101" then qout<="1011011";elsif datain= "0110" then qout<="1011111";elsif datain= "0111" then qout<="1110000";elsif datain= "1000" then qout<="1111111";elsif datain= "1001" then qout<="1111011";else null;end if;end process;end func;四、系统仿真1.D触发器电路模块仿真波形:2.移位寄存器模块电路仿真波形:3.二选一数据选择器电路模块仿真波形:4.加法计数器的电路模块仿真波形:5.七段译码电路仿真波形:五﹑硬件验证说明这次设计采用的硬件电路有芯片EP1K10TC100-3,实验板上标准时钟电路、LED 显示等, 六、总结七、参考书目[1]《PLD与数字系统设计》李辉西安电子科技大学出版社 2005[2]《EDA技术及可编程逻辑器件应用实训》沈明山北京科学出版社 2004[3]《VHDL数字系统设计与高层次综合》林敏方颖立著北京: 电子工业出版社2002[4]《VHDL程序设计》曾繁泰陈美金著北京: 清华大学出版社 2001[5]《EDA技术实验与课程设计》曹昕燕周风臣清华大学出版社 2005[6]《PLD器件与EDA技术》李冬梅北京广播学院出版社2000。

数字电路实验指导书(14级数计软工)

计算机硬件基础实验指导书（2014级数计软工）每组2人；每个实验完成后，必须于下个实验前提交实验报告（纸质版）。

附录一数字电路实验箱的使用说明附录二数字电路实验器件引脚排列图实验仪器及实验器件需求每台实验箱需配备：1个示波器，1个面包板，1个万用表，1个电位器（可能实验箱上本身就有），若干导线。

所需芯片如下：（每台）74LS00 与非门1片74LS86 异或门1片74LS125 三态门1片74LS08 与门1片74LS04 非门1片74LS20 与非门3片74LS283 全加器1片74LS138 译码器1片74LS151 数据选择器1片74LS74 D触发器1片74LS112 JK触发器1片74LS161 计数器2片1、电子技术测量仪器的使用及门电路逻辑功能测试熟悉示波器和数字电路实验箱的使用方法，掌握脉冲信号参数的测试方法。

了解集成电路的外引线排列及其使用方法，测试各种逻辑门电路的逻辑功能。

一、实验目的了解数字实验箱的原理，掌握其使用方法了解TTL器件和CMOS器件的使用特点掌握基本门电路逻辑功能的测试方法二、实验仪器及实验器件器件：YB3262实验箱，YB4325示波器，1片74LS00与非门，1个万用表，1片74LS86异或门，1片74LS125三态缓冲器，1片74LS08与门，导线若干。

三、实验内容（1）数字实验箱的使用（参考附录一）用万用表测出固定直流稳压源的出去电压值。

用万用表分别测出十六路高低电平信号源和单次脉冲信号源的高低电平值，并观察单次脉冲前后沿（即输出波形的上升和下降时间）的变化。

分别用十六路高低电平信号源和单次脉冲信号源检查十二路高低电平指示灯的好坏。

用十六路高低电平信号源测试七段数码管的工作情况，观察是否正确显示0-9十个数码。

（2）分别写出74LS00，74LS86，74LS08，74LS125的逻辑表达式，列出其真值表，并分别对其逻辑功能进行静态测试。

74LS125三态缓冲器的逻辑功能为：E’为使能端，低电平有效。

时序逻辑电路习题

触发器一、单项选择题：(1)对于D触发器，欲使Q n+1=Q n，应使输入D=。

A、0B、1C、QD、(2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。

A、0B、1C、Q(4)请选择正确的RS触发器特性方程式。

A、B、C、 (约束条件为)D、(5)请选择正确的T触发器特性方程式。

A、B、C、D、(6)试写出图所示各触发器输出的次态函数(Q)。

n+1A、B、C、D、(7)下列触发器中没有约束条件的是。

A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器二、多项选择题：(1)描述触发器的逻辑功能的方法有。

A、状态转换真值表B、特性方程C、状态转换图D、状态转换卡诺图(2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。

A、J=K=0B、J=Q,K=C、J=,K=QD、J=Q,K=0(3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。

A、J=K=1B、J=0,K=0C、J=1,K=0D、J=0,K=1(4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。

A、J=K=1B、J=1,K=0C、J=K=0D、J=0，K=1三、判断题：(1)D触发器的特性方程为Q n+1=D，与Q无关，所以它没有记忆功能。

（）n(2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。

（）(3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。

（）(8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。

(9)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能( )。

(10)对于边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次( )。

四、填空题：(1)触发器有（）个稳态，存储8位二进制信息要（）个触发器。

(2)在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。

(完整版)二篇4章2浙大版集成电路课后答案

题2.4.18 试用负边沿JK 触发器和“与-或-非”门构成一个四位数码并行寄存和一个四位数码串行输入右移移位寄存器。

解：令C 是并行寄存数据和实现右向移位操作的控制端，其用JK 触发器构成的框图如图所示：令C=1并行存数，C=0时为右移串入后，得出各组合电路的逻辑函数，现以1J 3和1K 3函数为例,列出真值表，求出函数式，其它式子也照此类推。

输入输出 C Q 2 D 3 1J 3 1K 30 0 0 0 1 0 0 1 0 1 0 1 0 1 0 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 0 1 1 1 11 0233311Q C CD K J +==122211Q C CD K J +==011111Q C CD K J +==SRD C CD K J +==00011由四个函数式画出的电路图如图所示：题2.4.19 图题2.4.19是一个实现串行加法的电路图，被加数11011及加数10111已分别存入二个五位被加数和加数移位寄存器中。

试分析并画出在六个时钟脉冲作用下全加器输出S i 端、进位触发器Q 端以及和数移位寄存器中左边第一位寄存单元的输出波形(要求时间一一对应)。

1D 2D 3DFF3 FF2 FF1 FF0 SR D 1J C1 1K 组合逻辑电路 1JC1 1K 组合逻辑电路1J C1 1K 组合逻辑电路 1J C1 1K 组合逻辑电路 CP0D0Q 1Q 2Q 3Q C D 1 D S1J QC11K11J Q C11K11J Q C11K11J Q C11K1CPC Q 3Q 2Q 1Q 0D 3 D 2 D 0≥1 &≥1 &≥1 &≥1 &图题2.4.19解：解该题时，注意全加器是一个合逻辑电路，而移位寄存器和触发器是一个时序电路，要注意时序关系。

其波形如图：题2.4.20 (1)试分析图题2.4.20(a)、(b)所示计数器的模是多少?采用什么编码进行计数?(2)若计数脉冲频率f CP 为700Hz 时，从Q 2端、Q 0端输出时的频率各为多少?图题2.4.20解：分析计数器电路有多种方法，列表法：以CP 为顺序，依次列出触发器的初态、输入，和次态，可以得出结论。

同步七进制加法计数器状态转换表

同步七进制加法计数器状态转换表摘要：1.同步七进制加法计数器的概念2.状态转换表的定义3.状态转换表的构成4.状态转换表的应用5.总结正文：1.同步七进制加法计数器的概念同步七进制加法计数器（Synchronous Seven-Segment Additive Counter）是一种特殊的计数器，可以实现七进制数的加法运算。

在同步七进制加法计数器中，每一位的进位信号是独立的，这样可以确保在每一位的加法运算过程中，进位信号能够正确地传递给下一位。

2.状态转换表的定义状态转换表（State Transition Table）是一种用于描述同步七进制加法计数器状态转换的工具。

它通过表格的形式，展示了计数器在每一位的状态转换情况，包括输入信号、当前状态和下一状态。

3.状态转换表的构成同步七进制加法计数器的状态转换表通常由三列组成：- 输入信号：描述每一位的输入信号，一般为0 或1。

- 当前状态：描述计数器当前的状态，包括各位的显示值。

- 下一状态：描述计数器在下一位输入信号作用下的状态，包括各位的显示值。

状态转换表的行数等于计数器的位数，列表示每一位的输入信号，行表示计数器的状态转换。

4.状态转换表的应用状态转换表可以用于分析和设计同步七进制加法计数器。

通过对状态转换表的分析，可以了解计数器在不同输入信号下的状态转换情况，从而确保计数器能够正确地实现七进制加法运算。

在设计过程中，可以通过状态转换表来验证计数器的逻辑功能是否正确。

5.总结同步七进制加法计数器的状态转换表是一种重要的分析和设计工具，它可以帮助我们理解计数器的工作原理，确保计数器能够正确地实现七进制加法运算。

1 用与非门设计一个四变量表决电路。当变量A、B、C、D...

1 用与非门设计一个四变量表决电路。

当变量A 、B 、C 、D 有3个或3个以上为1时，输出为Y=1，输入为其它状态时输出Y=0。

2 用与非门设计一个故障指示电路。

两台电动机同时工作时，绿灯亮；一台电动机发生故障时，黄灯亮；两台电动机同时发生故障时，红灯亮。

写出详细的设计报告。

3 利用74LS151选择器实现3输入多数表决器。

写出详细的设计报告。

4 A 、B 、C 和D 四人在同一实验室工作，他们之间的工作关系是：⑴ A 到实验室，就可以工作；⑵ B 必须C 到实验室后才有工作可做；⑶ D 只有A 在实验室才可以工作。

请将实验室中没人工作这一时间用逻辑表达式表达出来。

5 设计一个解决如下问题的逻辑电路：一盏路灯，从四个地点（A 、B 、C 、D ）都能独立进行控制。

写出详细的设计报告。

6 旅客列车分特快、直快、慢车等三种。

它们的优先顺序由高到低依次是特快、直快、慢车。

试设计一个列车从车站开出的楼机电路7 试用74LS138实现下列逻辑函数（允许附加门电路）,画出连线图。

,C A Y 1=Y 2+=8 用与非门设计一个A,B,C 三人表决电路，当表决某个提案时，多数人同意，提案通过，同时A 具有否决权。

写出详细的设计报告。

9 试用74LS151实现逻辑函数, 画出连线图。

(1)BC A Y +=(2) Y (A,B,C)=()∑7,5,3,1m10 用与非门设计如下电路：在3个输入信号中A 的优先权最高，B 次之，C 最低，它们的输出分别是Y1,Y2,Y3，要求同一时间内只有一个信号输出。

如有两个及两个以上的信号同时输入时，则只有优先级最高的有输出。

写出详细的设计报告。

11 用译码器实现下列逻辑函数，画出连线图。

(1)Y(A，B，C)=()∑6,5,4,3m(2)Y(A，B，C)=()∑11,9,5,3,1m12 用逻辑门电路实现以下电路：输入一个四位二进制数，当输入“1”的个数为偶数，输出是“1”；当输入“1”的个数为奇数时，输出是“0”。

数字电子技术实验报告(学生版)

数字电子技术实验报告开课实验室指导教师班级学号姓名日期实验项目实验一 TTL 逻辑门电路和组合逻辑电路一、实验目的1．掌握TTL “与非”门的逻辑功能.2．学会用“与非”门构成其他常用门电路的方法。

3．掌握组合逻辑电路的分析方法与测试方法。

4．学习组合逻辑电路的设计方法并用实验来验证.二、预习内容1．用74LS00验证“与非”门的逻辑功能Y 1=AB 2．用“与非"门(74LS00）构成其他常用门电路Y 2=A Y 3=A+B=B A Y 4=AB B AB A实验前画出Y 1——Y 4的逻辑电路图,并根据集成片的引脚排列分配好各引脚。

3.画出用“异或”门和“与非”门组成的全加器电路。

(参照实验指导书P 。

75 图3—2-2）并根据集成片的引脚排列分配好各引脚。

4．设计一个电动机报警信号电路.要求用“与非”门来构成逻辑电路。

设有三台电动机，A 、B 、C 。

今要求：⑴A 开机，则B 必须开机；⑵B 开机，则C 必须开机；⑶如果不同时满足上述条件，则必须发出报警信号。

实验前设计好电动机报警信号电路。

设开机为“1”,停机为“0”；报警为“1”，不报警为“0”。

(写出化简后的逻辑式，画出逻辑图及引脚分配)三、实验步骤1．逻辑门的各输入端接逻辑开关输出插口,门的输出端接由发光二极管组成的显示插口。

逐个测试逻辑门Y 1-Y 4的逻辑功能，填入表1-1表1-12．用74LS00和74LS86集成片按全加器线路接线，并测试逻辑功能。

将测试结果填入表 1—2.判断测试是否正确。

图中A i 、B i 为加数，C i —1为来自低位的进位；S i 为本位和,C i 为向高位的进位信号.表1—23.根据设计好的电动机报警信号电路用74LS00集成片按图接线，并经实验验证.将测试结果填入表1—3。

表1-3四、简答题1．Y4具有何种逻辑功能？2．在实际应用中若用74LS20来实现Y=AB时，多余的输入端应接高电平还是低电平? 3．在全加器电路中,当A i=0,S i＊=1，C i=1时C i—1=？数字电子技术实验报告开课实验室指导教师班级学号姓名日期实验项目实验二组合逻辑电路的设计一、实验目的1．掌握用3线- 8线译码器74LS138设计组合逻辑电路。