集成电路设计时序电路

2020/6/3
3
东•南•大•学
• 射频与光电集成电路研究所
14.1 记忆元件
时序电路是由记忆元件与组合逻辑组成的。
在MOS电路中，有两类记忆元件。
14.1.1 静态记忆元件
图 14.1
它是由逻辑门反馈组成的。
如图, 这是用NOR门交叉 耦合而构成的RS-Latch。 其特性方程式为联立方程式：
2020/6/3
19
东•南•大•学
• 射频与光电集成电路研究所
14.2.2 动态移位寄存器(续)
如果我们不愿意信号衰减，我们就必须要防止电荷共享，那就需 要隔离，要去耦。目前，最好的方法是采用反相器来缓冲。
众所周知，反相器是一个理想的隔离元件。
图14.7
1）它只能输入影响输出，输出部分却不能影响输入。
7
东•南•大•学
• 射频与光电集成电路研究所
14.1.1 静态记忆元件(续)
对比这两种RS-Latch，可以看出，这两种RS-Latch都以S端作为置位 端，以R端作为复位端。只要S=1，Q就为1，只要R=1，Q就为0。但 实际上NOR式RS-Latch是以或非门为基础的。NOR的主要特点是“有 高出低” ，是高电平控制有效。因而，只要S=1，必然为0，即Q=1， 置位。同理，只要R=1， 必有Q=0，复位。而NAND式RS-Latch是以 与非门为基础的。NAND的主要特点是“有低出高” ，是低电平控制 有效。因而，只要R=0，必有Q=1。故Q=1并不是由S=1来置位的，而 是由R=0来置位的。同理，只要S=0，必有 Q =1，即Q=0。
东•南•大•学
• 射频与光电集成电路研究所
集成电路设计基础
王志功
东南大学 无线电系 2004年
2020/6/3
1
东•南•大•学
• 射频与光电集成电路研究所
第14章 时序电路
14.1 记忆元件 14.2 移位寄存器和锁存器 14.3 半静态锁存器(Latch)和 DFF 14.4 动态锁存器 14.5 静态触发器
图14.9
2020/6/3
24
东•南•大•学
• 射频与光电集成电路研究所
14.2.3 DFF1
上面介绍动态移位寄存器时已经发现，动态移位寄存器是两级一组的。如 果我们任意截取两级，如图14.11所示。
图 14.11
马上又发现它在非第常二类相似于2期主间从，锁数存据器就。传在到1C作2，用且下获，得将输数出据。D输入电容C1， 假定输出状态用Q表示，那么下一个状态Q就是当前的输入状态D，即
对主锁存器有
RSMM
D D
在=0节拍，RM=0，SM=0，查真值表可知，它对QM和QM没有作 用，即QM和QM仍保持为原先状态。
在=1节拍，RM=D，SM=D，是互补的，于是，
Q
M
SM
D
Q M R M D
由此可见，输入数据D，在=1时刻已被锁存到主锁存器的 QM 处。
对从锁存器有
RSSS
2）有了反相器，人们就可以利用反相器的输入电容Cg作为 存储电容。原来的存储电容就可以省掉。
2020/6/3
20
东•南•大•学
• 射频与光电集成电路研究所
14.2.2 动态移位寄存器(续)
3）反相器本身是一个有源电路，输出电容的充放电
与输入没有直接关系，不存在电荷共享问题。
4）反相器实际上是一个高增益的放大器，能够恢复 电平，能够对不大好的波形进行整形。
时钟周期，通常又分为若干个节拍(Sub-periods)或相(Phase)， 以提供细微的时间单元。 时钟波形是很重要的，因为它会影响同步的质量。 时钟发生器应是低阻抗的，有足够的驱动能力。
2020/6/3
12
东•南•大•学
• 射频与光电集成电路研究所
14.2 移位寄存器和锁存器
14.2.1 静态主从式移位寄存器
双相时钟交替地工作，将可以把输入数据，一级级地向后传输，直 到终端。
然而，必须指出，这样的系统是不现实的。因为当第一级传送到第 二级时，2开关接通，C1 和C2有电荷共享问题。假定每级电容大小 一样，那么分压比就是一半。因此k级以后，信号将衰减2k倍。显然， 这样的系统实际上是一种指数衰减传输线/延迟线。
它用CMOS传输门作为开关，再用CMOS反相器作为隔离。采 用两相不重叠时钟交替馈送。当奇数级接通时，偶数级就断开。 当偶数级接通时，奇数级就断开。于是，输入数据就象波浪一 样，一级一级地传下去。
必须注意，由于反相器的介入，输入数据被反相了，改变了极 性，原量变非量，非量变原量。需要经过两级，极性才能恢复。 故作为移位寄存器这样一个目标，每隔两级，信号才复原，才 算移了一位。因而，一个N位的移位寄存器实际上需要2N个动 态存储级，经N个时钟将数据移出。
2020/6/3
2
东•南•大•学
• 射频与光电集成电路研究所
第14章 时序电路 引言
前面讨论过的许许多多电路都是实现组合逻辑的。在组 合逻辑中，输出仅仅是当前各输入的函数。对一个大型 数字系统来讲，组合逻辑是必要的，它负责数据加工。 然而，一个复杂的数据处理需要一系列操作，而每一步 操作的内容和要求往往需要根据以前各个操作的结果。 显然，对于一个时序的数字处理系统，其输出是与输入 的历史有关的。
时序系统可以用许多方法来实现。有同步时序系统与异步时序系 统之分。最常见、最容易设计的是同步时序系统，它采用一个中 央时钟来同步一系列操作，提供一个全局的通信规程，使芯片内 的数据有序地移动。
时钟周期，通常又分为若干个节拍(Sub-periods)或相(Phase)，以提 供细微的时间单元。
时钟波形是很重要的，因为它会影响同步的质量。
A R B B SA
2020/6/3
4
东•南•大•学
• 射频与光电集成电路研究所
14.1.1 静态记忆元件(续)
当R=0，S=0时， A B
B A
可见，输出A和B是互补的，并不受R，S的影响。
当R=0，S=1时，A B
A 1
B 0
即 B 0
图 14.1
当R=1，S=0时，A 0 即 A 0
注意到这些差别后，我们就可以灵活地使用这 两种RS-Latch。
2020/6/3
9
东•南•大•学
• 射频与光电集成电路研究所
14.1.2 动态记忆元件
除了静态记忆元件外，MOS工艺又提供了动态记忆元件，这是双 极型工艺所没有的。
静态记忆系统中，只要电源是接通的，静态记忆元件就会记住已
有的状态。在动态记忆系统中，动态记忆元件只能记住一段时间， 大约12ms，过后就不保证了。为了要长期记住已有的状态，就
2020/6/3
21
东•南•大•学
• 射频与光电集成电路研究所
14.2.2 动态移位寄存器(续)
所以，采用反相器隔离、缓冲后，动态移位寄存器 是可以实现的。目前，广泛采用CMOS动态移位寄存 器。
如图所示。
图14.8
2020/6/3
22
东•南•大•学
• 射频与光电集成电路研究所
14.2.2 动态移位寄存器(续)
SS RS
D D
2020/6/3
15
东•南•大•学
• 射频与光电集成电路研究所
14.2.1 静态主从式移位寄存器(续)
可见，输入数据D在=0时刻已被传输到QS处。
经过两
个节拍，即一个时钟周期，数据D已从输入端移到输出端，并
锁存在从锁存器中。最后输出处又可以加一对与门，它与时钟
相与，规定只有当=1节拍，才有输出。同时，一个与时钟
动态移位寄存器是以动态记忆元件为基础的。动
态记忆元件是由一只开关和一只电容器组成的。如下 图所示, 当开关合上，导通时，输入数据将存在电容 器上；当开关断开时，数据就保留在电容上。
图14.5
2020/6/3
17
东•南•大•学
• 射频与光电集成电路研究所
14.2.2 动态移位寄存器(续)
如果后面再接上一个动态记忆元件，那么只要时钟控 制适当，就可以把数据转移到第二级。如图所示。
时钟发生器应是低阻抗的，有足够的驱动能力。
2020/6/3
11
东•南•大•学
• 射频与光电集成电路研究所
14.1.2 动态记忆元件: 时钟
时序系统可以用许多方法来实现。有同步时序系统与异步时序 系统之分。最常见、最容易设计的是同步时序系统，它采用一 个中央时钟来同步一系列操作，提供一个全局的通信规程，使 芯片内的数据有序地移动。
由此可见，在NOR式RS-Latch中，Q=1是由S=1来置位的；Q=0是 由R=1来复位的。但在NAND式RS-Latch中，Q=0是由S=0来置位的； Q=1是由R=0来置位的。
2020/6/3
8
东•南•大•学
• 射频与光电集成电路研究所
14.1.1 静态记忆元件(续)
在NOR式的RS-Latch中，R=0，S=0是不起作 用的，R=1，S=1是禁止的。但在NAND式的RSLatch中，R=0，S=0是禁止的，R=1，S=1是不起作 用的。
需要不断地刷新。
最基本的MOS动态记忆元件为一只开关加一只电容器。如右图所 示。
因而很紧凑，允许设计
高容量的记忆系统。
图 14.3
2020/6/3
10
东•南•大•学
• 射频与光电集成电路研究所
14.1.2 动态记忆元件(续)
有一个很好的类比：
恢复逻辑静态记忆元件和系统 传输逻辑动态记忆元件和系统
前者能主动地克服噪声的影响，恢复逻辑电平。而后者没有这种 功能。
2020/6/3
23
东•南•大•学
• 射频与光电集成电路研究所
14.2.2 动态移位寄存器(续)
另外，时钟1与2之间应 有间歇，否则由于时钟的 偏移或时钟倾斜都会引起 两相时钟重叠。如右图所 示。在重叠期间，所有的 开关全都接通，输入数据 就会直接穿透到输出端， 从而失去存储和移位的功 能。
因此，必须专门设计非重 叠时钟，在允许的偏斜 (Skew) 和 Slow 范 围 内 正 常 工作。
这是许多数字逻辑设计的教科书上都可以找到的典型电路。如图所示。
图14.4
根据电路名称就可以知道，该电路由两部分组成。 主锁存器，它由NOR式RS-Latch组成，用于取数。
从锁存器，由NAND式RS-Latch组成，用于输出数据。
2020/6/3
13
东•南•大•学
• 射频与光电集成电路研究所
14.2.1 静态主从式移位寄存器(续)
QM QM
2020/6/3
14
东•南•大•学
• 射频与光电集成电路研究所
14.2.1 静态主从式移位寄存器(续)
在=1相，RS=1，SS=1，这时以NAND为基础的 RS-Latch将不动作，于是，QS和QS 就保持其原状 态。
在=0相，
R
S
QM
D
SS QM D
也是互补的，于是，
QQSS
图14.6
2020/6/3
18
东•南•大•学
• 射频与光电集成电路研究所
14.2.2 动态移位寄存器(续)
从上图可看出，采用两相时钟是合适的，因为，
当1开关接通，输入信号源向电容C1充电（或放电），将输入数据存 入C1时，2开关应当是断开的。
当2开关接通，数据从C1传到C2时，1开关应当是断开的。 如果后面还有第三极，那么应采用1时钟。第四极用2时钟。这样，
Qn+1=Dn 上式实际上就是标准的D触发器的特性方程式。
2020/6/3
25
东•南•大•学
• 射频与光电集成电路研究所
14.2.3 DFF1 (续)
然而，这种DFF同往常的DFF是有区别的，
首先，在这种DFF中，信息是存放在电容器中的， 而不是存放在双稳态锁存器中的。整个电路是开环 的，没有正反馈，没有锁存机理，它只是个传输门 和两个反相器交替级联而成。
B A
B A
当R=1，S=1时， AB
0 0
这种状态不呈现双稳态，不能锁存信息，因而是不用的，是应当
禁止的。
2020/6/3
5
东•南•大•学
• 射频与光电集成电路研究所
14.1.1 静态记忆元件(续)
故以NOR为基础的RS-Latch的真值表如下：
R
S
0
0
0
1
1
0
1
1
Q（A） QB
No action
1
0
0
1
*是禁Hale Waihona Puke Baidu的。
0*
0*
2020/6/3
6
东•南•大•学
• 射频与光电集成电路研究所
14.1.1 静态记忆元件(续)
RS-Latch也可以在NAND基础上 构成。如右图14.2所示。
其真值表如下：
图 14.2
R
S
0
0
0
1
1
0
1
1
Q（A） QB
1*
1*
1
0
0
1
No action
*是禁止的。
2020/6/3
相与的门客观上也能起选通和整形的作用，并为后面的连接提
供一个良好的接口。
注意：上述的主从移位寄存器尽管是加时钟的，它仍然是一种 静态的移位寄存器。因为那个时钟仅仅是移位信号，而不是作 为动态控制之用，只要电源不断，状态就永远保持。
2020/6/3
16
东•南•大•学
• 射频与光电集成电路研究所
14.2.2 动态移位寄存器