专用集成电路实验报告

专用集成电路实验报告

实验一开发平台软件安装与认知实验

实验性质：验证性实验级别：必做

开课单位：信息与通信工程学院通信工程系学时：2 学时

一、实验目的：

1、了解 Xilinx ISE 9.2/Quartus II 软件的功能。

2、掌握 Xilinx ISE 9.2/Quartus II 的 VHDL 输入方法。

3、掌握 Xilinx ISE 9.2/Quartus II 的原理图文件输入和元件库的调用方法。

4、掌握 Xilinx ISE 9.2/Quartus II 软件元件的生成方法和调用方法。

5、掌握 Xilinx ISE 9.2/Quartus II 编译、功能仿真和时序仿真。

6、掌握 Xilinx ISE 9.2/Quartus II 原理图设计、管脚分配、综合与实现、数据流下载方法。

7、了解所编电路器件资源的消耗情况。

二、实验器材：

计算机、Quartus II 软件或 xilinx ISE

三、实验内容：

1、本实验以三线八线译码器（LS74138）为例，在 Xilinx ISE 9.2 软件平台上完成设计电路的 VHDL

文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择 Xilinx 公司的CoolRunner II 系列XC2C256-7PQ208 作为目标仿真芯片。

2、用 1 中所设计的的三线八线译码器（LS74138）生成一个 LS74138 元件，在 Xilinx ISE 9.2 软

件原理图设计平台上完成 LS74138 元件的调用，用原理图的方法设计三线八线译码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。

四、实验源程序：

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

-- Uncomment the following lines to use the declarations that are

-- provided for instantiating Xilinx primitive components.

--library UNISIM;

--use UNISIM.VComponents.all;

entity ls74138 is

Port ( g1 : in std_logic;

g2 : in std_logic;

inp : in std_logic_vector(2 downto 0);

y : out std_logic_vector(7 downto 0));

end ls74138;

architecture Behavioral of ls74138 is

begin

process(g1,g2,inp)

begin

if((g1 and g2)='1') then

case inp is

when "000"=>y<="00000001";

when "001"=>y<="00000010";

when "010"=>y<="00000100";

when "011"=>y<="00001000";

when "100"=>y<="00010000";

when "101"=>y<="00100000";

when "110"=>y<="01000000";

when "111"=>y<="10000000";

when others=>y<="00000000";

end case;

else

y<="00000000";

end if;

end process;

end Behavioral;

五、实验结果与分析

图 1

上图中，g1 和g2 为两个使能控制信号，inp 为命令码输入信号，y 为8 位译码输出信号。，当g1 与g2 均为高电平时，译码器正常工作，译码如上。

生成元件如下：

图 2

五、预习与思考：

思考：比较 VHDL 语言和原理图的设计方法，这两种设计各有哪些优缺点。原

理图设计法－优缺点：

优点：

1）可以与传统的数字电路设计法接轨，即使用传统设计方法得到电路原理图，然后在 Quartus Ⅱ平台完成设计电路的输入、仿真验证和综合，最后下载到目标芯片中。

2）它将传统的电路设计过程的布局布线、绘制印刷电路板、电路焊接、电路加电测试等过

程取消，提高了设计效率，降低了设计成本，减轻了设计者的劳动强度。

缺点：

1）原理图设计方法没有实现标准化，不同的 EDA 软件中的图形处理工具对图形的设计规则、

存档格式和图形编译方式都不同，因此兼容性差，难以交换和管理。

2）由于兼容性不好，性能优秀的电路模块的移植和再利用非常困难难以实现用户所希望的面积、速度以及不同风格的综合优化

3）原理图输入的设计方法不能实现真实意义上的自顶向下的设计方案，无法建立行为模型，

从而偏离了电子设计自动化最本质的涵义。

VHDL 语言设计法－优缺点：

优点：

1）功能强大，灵活性强；

2）不依赖于器件设计；

3）可移植性，因为 VHDL 是一个标准语言，故 VHDL 的设计描述可以被不同的工具所支持。缺点：

1）电路采用高级的简明结构 VHDL 描述，意味着放弃了对电路门级实现定义的控制；

2）由综合工具生成的逻辑实现效果有时不优化；

3）采用工具的不同导致综合质量不一样。

实验二组合逻辑电路的VHDL 语言实现

实验性质：验证性实验级别：必做开

课单位：信息与通信工程学院通信工程系学时：2 学时

一、实验目的：

1、掌握 VHDL 语言设计基本单元及其构成