第六章中规模通用集成电路及其应用

采用中、大规模集成电路组成数字系统具有体
积小、功耗低、可靠性高等优点，且易于设计、 调试和维护。
本章知识要点 ● 熟悉常用中规模通用集成电路的逻辑符号、 基本逻辑功能、外部特性和使用方法。

● 用常用中规模通用集成电路作为基本部件， 恰当地、灵活地、充分地利用它们完成各种逻 辑电路的设计，有效地实现各种逻辑功能。

1. 外部特性 典型芯片有四位二进制并行加法器 74283， 逻辑电路图和逻辑符号如图所示。 图中，
A4、A3、A2、A1 --- 二进制被加数； B4、B3、B2、B1 ------二进制加数； F4、F3、F2、F1 -----相加产生的和数； C0 ---- 来自低位的进位输入； FC4 ---- 向高位的进位输出。

式中，mi为选择控制变量An-1，An-2，…，A1，A0 组成的最小项；Di为2n路输入中的第i路数据输入， 取值0或1。

3．应用举例
多路选择器除完成对多路数据进行选 择的基本功能外，在逻辑设计中主要用来 实现各种逻辑函数功能。

例6.7,6.8见书上P206-207.
6.5计数器
一． 概述 1．什么是计数器？ 计数器：是一种对输入脉冲进行计数的时序逻 辑电路，被计数的脉冲信号称作“计数脉冲”。 计数器中的“数”是用触发器的状态组合来 表示的，在计数脉冲作用下使一组触发器的状 态依次转换成不同的状态组合来表示数的增加 或减少，即可达到计数的目的。计数器在运行 时，所经历的状态是周期性的，总是在有限个 状态中循环，通常将一次循环所包含的状态总 数称为计数器的“模”。

2．超前进位二进制并行加法器：由逻 辑电路根据输入信号同时形成各位向 高位的进位，又称为先行进位二进制 并行加法器或者并行进位二进制并行 加法器。

超前进位二进制并行加法器构成思想如下： 第i位全加器的进位输出函数表达式为 Ci = AiBi+(Ai+Bi)Ci- 1 令 Ai+Bi→Pi （进位传递函数） AiBi→Gi （进位产生函数） 则有 Ci=PiCi-1+Gi 于是，当i=1、2、3、4时，可得到4位并行加法器各 位的进位输出函数表达式为 C1=P1C0+G1 C2=P2C1+G2=P2P1C0+P2G1+G2 C3=P3C2+G3=P3P2P1C0+P3P2G1+P3G2+G3 C4=P4C3+G4=P4P3P2P1C0+P4P3P2G1+P4P3G2+ P4G3+G4


2．计数器的种类 计数器的种类很多，通常有不同的分类方法。 按其工作方式可分为同步计数器和异步计数 器； 按其进位制可分为二进制计数器、十进制计 数器和任意进制计数器； 按其功能又可分为加法计数器、减法计数器 和加/减可逆计数器等。 3．功能 一般具有计数、保存、清除、预置等功能。

然后，将逻辑变量B、C、D分别接至片Ⅰ和片 Ⅱ的输入端A2、A1、A0，逻辑变量A接至片Ⅰ 的使能端S2和片Ⅱ的使能端S1。这样，当输入 变量A=0时，片Ⅰ工作，片Ⅱ 禁止，由片Ⅰ产 生m0～m7 ；当A=1时，片Ⅱ工作，片Ⅰ禁止， 由片Ⅱ产生m8～m15。将译码器输出中与函数 相关的项进行"与非"运算，即可实现给定函数F 的功能。逻辑电路图如图所示。

例2 用4位二进制并行加法器74283设计 一个将8421码转换成余3码的代码转换电 路。 解 根据余3码的定义可知，余3码是由 8421码加3形成的代码。所以，用4位二 进制并行加法器实现8421码到余3码的转 换，只需从4位二进制并行加法器的输入 端A4、A3、A2和A1输入8421码，而从 输入端B4、B3、B2和B1输入二进制数 0011，Βιβλιοθήκη Baidu位输入端C0接上"0"，便可从输 出端F4、F3、F2和F1得到与输入8421码 对应的余3码。其逻辑电路图如图所示。
例6.6 用译码器和与非门实现逻辑函 F(A,B,C,D)=∑m(2,4,6,8,10,12,14 ) 解 给定的逻辑函数有4个逻辑变量，显然可采用 上例类似的方法用一个4-16线的译码器和与非门 实现。 此外，也可以充分利用译码器的使能输入 端，用3-8线译码器实现4变量逻辑函数。 用3-8线译码器实现4变量逻辑函数的方法：用 译码器的一个使能端作为变量输入端，将两个3-8 线译码器扩展成4-16线译码器。用两片74138实 现给定函数时，可首先将给定函数变换为
例6.5 用3-8线译码器74138和适当的与非门 实现全减器的功能。 解 全减器:能实现对被减数、减数及来自 相邻低位的借位进行减法运算，产生相减得 到的差及向高位借位的逻辑电路。 令： 被减数用Ai表示、减数用Bi表示、来 自低位的借位用Gi-1表示、差用Di表示、向相 邻高位的借位用Gi表示。可得到全减器的真 值表如表7.2所示。
(3) 典型芯片 常见的MSI二进制译码器有2-4线(2输入 4输出)译码器、3-8线(3输入8输出)译码器 和4-16线(4输入16输出)译码器等。 图所示分别是74138型3-8线译码器的逻辑 符号和逻辑电路图。



该译码器真值表如表所示。 由真值表可知， 无论A2、A1和 A0取何值，输出 中有且仅有一个为0， 其余都是1。

用译码器74138和与非门实现全减器功能时， 只需将全减器的输入变量Ai Bi Gi-1分别与译码 器的输入A2、A1、A0相连接，译码器使能输入 端S1S2S3接固定工作电平，便可在译码器输出 端得到3个变量的8个最小项的"非"。根据全减 器的输出函数表达式，将相应最小项的"非"送 至与非门输入端，便可实现全减器的功能。逻 辑电路图如图所示。
6.4多路选择器

多路选择器(Multiplexer)又称数据选择器或多路开 关，常用MUX表示。它是一种多路输入、 单路输出 的组合逻辑电路。

1.逻辑功能：从多路输入中选中某一路送至输出 端，输出对输入的选择受选择控制量控制。通 常，对于一个具有2n路输入和一路输出的多路选 择器有n个选择控制变量，控制变量的每种取值 组合对应选中一路输入送至输出。

四．应用举例

二进制并行加法器除实现二进制加法 运算外，还可实现代码转换、二进制 减法运算、二进制乘法运算、十进制 加法运算等功能。下面举例说明。 例6.1用4位二进制加法器74283设计一 个4位二进制并行加法/减法器。


解 分析：根据问题要求，设减法采用补码 运算，令 A=a4a3a2a1-----为被加数(或被减数)； B=b4b3b2b1-----为加数(或减数)； S=s4s3s2s1-----为和数(或差数)； M为功能选择变量，当M=0时，执行 A+B；当M=1时，执行A-B。


(3) 四路数据选择器的输出函数表达式 由功能表可知,当A1A0=00时,W=D0；当A1A0 =01 时,W=D1；当A1A0 =10时,W=D2；当A1A0 =11时,W=D3。 即在A1A0的控制下,依次选中D0～D3端的信息送至输出 端。其输出表达式为

式中，mi为选择变量A1、A0组成的最小项，Di为i 端的输入数据，取值等于0或1。 类似地，可以写出2n路选择器的输出表达式
由运算法则可归纳出电路功能为 当M=0时，执行 a4a3a2a1+b4b3b2b1+0 (A+B) 当M=1时，执行 a4a3a2a1+ b4b3b2b1+1 (A-B)
于是，可用一片4位二进制并行加法器和4个异或门 实现上述逻辑功能。

具体实现：将4位二进制数a4a3a2a1直接加



到并行加法器的A4A3A2A1输入端，4位二 进制数b4b3b2b1通过异或门加到并行加法 器的B4B3B2B1输入端。并将功能选择变量 M作为异或门的另一个输入且同时加到并 行加法器的C0进位输入端。 使之，当M=0时，Ai=ai,Bi=bi, C0=0，加法 器实现 a4a3a2a1 +b4b3b2b1+0 (即A+B) 当M=1时, Ai=ai,Bi=bi,C0=1,加法器实现 a4a3a2a1 +b4b3b2b1 +1 （即A-B）。 其逻辑电路图如图所示。

2.典型芯片
常见的MSI多路选择器有4路选择器、8路选择 器和16路选择器。

书上图6.11(a)、(b)是型号为74153的双4路选 择器的逻辑电路图和逻辑符号。该芯片中有两 个4路选择器。其中，D0～D3为数据输入端； A1、A0为选择控制端；W、W为互补输出端。
四路数据选择器的功能表如表6.5所示。
集成电路由SSI发展到MSI、LSI和VLSI 后，单个芯片的功能大大增强。一般来 说，在SSI中仅是基本器件(如逻辑门或 触发器)的集成，在MSI中已是逻辑部件 (如译码器、寄存器等)的集成，而在LSI 和VLSI中则是一个数字子系统或整个数 字系统(如微处理器)的集成。

根据集成电路规模的大小，通常将其分为SSI 、MSI 、 LSI 、VLSI. 分类的依据是一片集成电路芯片上包含的 逻辑门个数或元件个数。 一．SSI (Small ScaleC Integration ) 小规模集成 电路 通常指含逻辑门数小于10 门(或含元件数小于100 个 )。 二．MSI (Medium Scale Integration ) 中规模集成 电路 通常指含逻辑门数为10门～99门(或含元件数100 个～999个)。 三．LSI (Large Scale Integration )大规模集成电 路 通常指含逻辑门数为100门～9999门(或含元件数 1000个～99999个)。 四．VLSI (Very Large Scale Integration) 超大规 模集成电路 通常指含逻辑门数大于10000 门(或含元件数大于 100000个)。 逻辑门和触发器属于小规模集成电路。
6.3译码器

本书主要讲二进制译码器 (1) 定义 二进制译码器:能将n个输入变量变换成2n个输出 函数，且输出函数与输入变量构成的最小项具有对 应关系的一种多输出组合逻辑电路。 (2) 特点 ● 二进制译码器一般具有n个输入端、2n个输 出端和一个(或多个)使能输入端。 ● 在使能输入端为有效电平时，对应每一组输 入代码，仅一个输出端为有效电平，其余输出端为 无效电平(与有效电平相反)。
例6.3见书上P196-198
6.2数值比较器

定义：对A、B两数进行比较，以判断其大小 的逻辑电路。 典型的中规模集成电路四位数值比较器有 7485，其功能表及逻辑图和逻辑符号如图所 示。


需要注意的是，仅对4位数进行比较时，应对 IA>B、IA<B、IA=B进行适当处理，即IA>B＝IA<B＝ 0，IA=B＝1。
6.1二进制并行加法器



一．定义 二进制并行加法器:是一种能并行产生 两个二进制数算术和的组合逻辑部件. 二．分类 按其进位方式的不同，可分为串行进位二 进制并行加法器和超前进位二进制并行加 法器两种类型。

1.串行进位二进制并行加法器：由全加 器级联构成，高位的进位依赖于低位 的进位。


由于C1～C4是Pi、Gi和C0的函数，而Pi、 Gi又是 Ai、Bi的函数，所以，在输入Ai、 Bi和C0之后，可以同时产生C1～C4。 通常将根据Pi、Gi和C0形成C1～C4的 逻辑电路称为先行进位发生器。采用 先行进位发生器的并行加法器称为超 前进位二进制并行加法器。
三．四位二进制并加法器的外部特性和逻辑 符号

串行进位二进制并行加法器的特点是：被加数 和加数的各位能同时并行到达各位的输入端， 而各位全加器的进位输入则是按照由低位向高 位逐级串行传递的，各进位形成一个进位链。 由于每一位相加的和都与本位进位输入有关， 所以，最高位必须等到各低位全部相加完成并 送来进位信号之后才能产生运算结果。显然， 这种加法器运算速度较慢，而且位数越多，速 度就越低。 为了提高加法器的运算速度，必须设法减小 或去除由于进位信号逐级传送所花的时间，使 各位的进位直接由加数和被加数来决定，而不 需依赖低位进位。根据这一思想设计的加法器 称为超前进位(又称先行进位)二进制并行加法 器。