cadenceIC项目实战5_SAR_ADC
cadenceIC项目实战5_SAR_ADC
cadenceIC项⽬实战5_SAR_ADC ADC Successive Approximation()的设计SAR ADC李福乐清华⼤学微电⼦所2012SAR ADC Principle ?以D/A来实现A/D, 逐次逼近需要N次D/A和⽐较实现1次N位A/D转换精度主要由DAC决定⽆运放，低电压、低功耗深亚微⽶CMOS⼯艺下很有发展潜艺下很有发展潜⼒的结构超低功耗，⾼速转换是研究热点–异步时序控制可实现性能8~16 bitTime‐interleavedxk~ x00M S/s9‐b, 50MS/s, 65fJ/conv.9‐b, 40MS/s, 54fJ/conv.10‐ 10MS/s, 11fJ/conv.0b,0MS/s,fJ/conv.No Time‐interleaved!SAR的功耗优势实际上在中低分辨率上异步SAR结构主要N i t 的速度已逼近Pipeline结构Nyquist结构ADC的⽐较Ref: Shuo‐Wei Michael Chen. JSSC 2006.12DAC topologies⼆进制电流型电压型电压改进型电流型R2R阻容混合型电荷型匹配好；低功耗电荷型DAC特点：集成T/H 电路与输⼊相连的开关较多?输⼊电容较⼤采⽤分段结构可减少电容数⽬电容⼤⼩是精度与⾯积功耗的权衡，可通过mento ‐carlo 仿真确定?⾼位电容可采⽤DEM 技关键点底板采样术进⼀步提⾼精度对⾼精度转换，输⼊开关Ron 线性须保证bootstrap ！⾼位电容可采⽤单元温度码控制，以减⼩输⼊端⽑刺避免电荷泄漏以⽑刺，避免电荷泄漏；以及确保单调性?版图关键点：t tDAC output整体电路Ref: 叶亚飞实践课汇报PPT⼀个8bit SAR ADC整体结构与信号关系顶板采样典型的两段分段电容结构X dV u a C 2)11u C kC 幅度VR的阶跃，其对DAC输出Vo的改变量分别为其中：Lt C X +保持正确权重，确保ADC线性=LL u k k C ??=2别为：确保ADC线性，必须有：(a C C k +L Lt k C 2由以上公式可见，要令输⼊kC结论：1ADC的增益误差只取决于总采样电容与接到参考的总电容之⽐，MSB段接地的Cd1或寄⽣不会导致增益误差；2MSB段增加Cd1=kCu Cd1Cd1kC段不参与输⼊采样，降低ADC输⼊电容，且不会导致增益误差C 这⾥：①和②点的权重误差：dV dV =(Lt C C +根据前⾯的线性化设计结果有：在实际设计中，通常有：LtC <<<<在实际设计中常有为电容上极板寄⽣电容值与电容本⾝值之⽐寄⽣电容设计考虑LSB段的寄⽣Cp2带来权重误差，导致⾮线性S C2带来权重误差导致⾮线性–LSB段所⽤电容、Ca，采⽤上极板共接–权重误差⽐例固定为β，因此降低LSB端位数L，可降低因此降低可降低⾮线性MSB段的寄⽣Cp1不会带来⾮线性问题和ADC增益误差，但作为DAC时，会带来约Cp1/CMt的增益误差–MSB段所有电容，采⽤上极板共接，此为底板采样需要?Ca的上下极板间寄⽣Cp3直接影响权重，导致⾮线性–版图布线要特别注意最⼩化Cp3better?Which is从噪声和匹配考虑，MSB段的电容不能太⼩从声和考虑可取–k>1从优化电容⾯积考虑，可采⽤多段结构–对于中低分辨率ADC，优化⾯积和输⼊电容C优化⾯积和输⼊电容–对于失配，可采⽤校准技术()u N C C σ2=Δ()()u u N u N u NC C C C C C σσ?==Δ2122输出对各电容C C σΔ1对于分段结构：失配敏感度()u u M M M C C ?=2Δ?()N C C σ22Ref: JAMES L. McCREARY , et, al. ALL ‐MOS由此可计算出元件匹配要求然后根()Nuu E E 221ασ≤由此可计算出元件匹配要求，然后根据⼯艺参数可确定元件尺度10%50%977%97.7%Ref: Anne Van Den Bosch, …, “An Accurate Statistical Yield Model for CMOS Current ‐Steering D/A Converters”, 2001分段结构设计对于分段结构：1分段结构与CDAC ⾮线性）从匹配⾓度，分段结构不能降低电容值2）从噪声⾓度，分段结构也不能降低电容值3）分段结构可提⾼最⼩单元电容值，使其免受⼯单元电容值，使其免受艺最⼩尺度的限制4）若指标不受失配限制，分段结构可降低总电容值和ADC 输⼊电容（中低分辨率or 采⽤校准）Ref: Stefan Haenzsche, etc. “Modelling of Capacitor Mismatch and Non ‐Linearity Effects in …”, MIXDES 2010分段结构电容设计：可按照不分段的⽅法先设计，⽽后截取⾼M 位为MSB 段，选择设计C 合适的k ，设计Ca 和LSB 段电容差分分段电容设计：在单端结构的基础上，截掉MSB 段MSB 电容；若受限于采样噪电容取值：蒙特卡洛仿真法除了计算之外还可对除了计算之外，还可对SAR 结构建模，采⽤蒙特卡洛仿真法来设计电容尺度根据⼯艺⼚商系统级模型提供的数据设定容值和失配Mento ‐Carlo 分析调整10u*10u: 0.11%若由噪声决定：满⾜要求？容值N10u*10u 的分析结果满⾜12bit 要求。
SAR-ADC 教程之四
→ -REF < Vinp-Vinn < REF, REF = 2.5V
13
Training 11
i) Confirm the maximum input potential at the comparator.
The highest and lowest comparator potentials can occur during the MSB decision.
f) Suggest the switch positions during the Bit 2 decision dependent on the MSB and draw the CDAC for the case of MSB=1. Calculate the comparator input voltage. Calculate the differential input voltage range of the ADC and the required reference voltage REF. Confirm the maximum input potential at the comparator. Finalize the switch positions, if Bit 2 = 0
a) b) c) d) e) Draw the possible input voltage ranges. Which capacitors will be used for sampling? What is the ideal working point at the comparator input and how can it be implemented? Suggest the switch position during the MSB decision. Calculate the comparator input voltage.
sar adc的控制逻辑电路
sar adc的控制逻辑电路摘要：1.引言2.sar adc 的工作原理3.sar adc 的控制逻辑电路设计4.控制逻辑电路的工作流程5.总结正文：1.引言在当今的数字电子技术中，模数转换器（ADC）是至关重要的组成部分。
其中，串行接口的逐次逼近型（SAR）模数转换器广泛应用于各种领域。
SAR ADC 具有高速、高精度和低功耗等特点，但它的性能在很大程度上取决于控制逻辑电路的设计。
本文将详细介绍SAR ADC 的控制逻辑电路。
2.SAR ADC 的工作原理SAR ADC 的工作原理是通过逐次逼近的方式，将模拟信号转换为数字信号。
在转换过程中，比较器对输入信号与参考电压进行比较，产生阶梯信号。
控制逻辑电路根据阶梯信号，对SAR ADC 的内部状态进行控制，完成模数转换。
3.SAR ADC 的控制逻辑电路设计SAR ADC 的控制逻辑电路主要包括时钟控制、数据锁存、地址选择和驱动等部分。
时钟控制部分负责产生所需的时钟信号，为整个SAR ADC 提供同步；数据锁存部分用于锁存输入信号，保证数据在传输过程中的稳定性；地址选择部分用于选择需要转换的模拟信号通道；驱动部分负责将控制信号传输至SAR ADC 的各个部分，实现对ADC 的控制。
4.控制逻辑电路的工作流程SAR ADC 的控制逻辑电路工作流程如下：（1）初始化：根据输入信号的幅度和分辨率要求，配置SAR ADC 的相关参数，如基准电压、比较器增益等。
（2）时钟控制：产生所需的时钟信号，为SAR ADC 提供同步。
（3）数据锁存：将输入信号锁存，以保证数据在传输过程中的稳定性。
（4）地址选择：根据需要转换的模拟信号通道，选择相应的地址。
（5）驱动：将控制信号传输至SAR ADC 的各个部分，实现对ADC 的控制。
（6）模数转换：在控制逻辑电路的驱动下，SAR ADC 开始进行模数转换，将模拟信号转换为数字信号。
5.总结SAR ADC 的控制逻辑电路是整个模数转换器的关键部分，影响着SAR ADC 的性能。
简述SAR ADC 的基本操作
简述SAR ADC 的基本操作在要求采样率低于10 MSPS 的应用中，最常见的（模数转换器）之一是SAR （ADC）。
该（AD）C 非常适合需要8-16 位分辨率的应用。
SAR ADC 是最容易理解的模数转换器之一，一旦我们知道这种类型的ADC 的（工作原理），它的优缺点就很明显了。
SAR ADC 的基本操作基本逐次逼近（寄存器）模数转换器如下图所示：SAR ADC 为每个样本执行以下操作：（模拟）（信号）被采样并保持。
对于每一位，SAR 逻辑向（DAC）输出一个二进制代码，该代码取决于正在审查的当前位和已经近似的先前位。
（比较器）用于确定当前位的状态。
逼近所有位后，将在转换结束(EOC) 时输出数字逼近。
SAR 操作最好解释为二分搜索（算法）。
考虑下面显示的代码。
在此代码中，正在审查的当前位设置为1。
由此产生的二进制代码输出到DAC。
这与模拟输入进行比较。
如果从模拟输入中减去DAC 输出的结果小于0，则审查位设置为0。
%8−bit digital output is all ze（ros）digital output = zeros(1,8);%Normalised to one for examplereference voltage = 1;for i=1:8 %current output bit set to 1: digital output(i)=1; compare threshold= 0; %Output digital output in current form to DAC: for j=1:i compare threshold = compare threshold+digital output(j)*reference voltage/(2ˆj); end %Comparator compares （analog）input to DAC output: if (input voltage−compare threshold 如果我们考虑0.425 V 的模拟输入值和1 V 的参考电压的示例，我们可以将8 位ADC 的输出近似如下：将8 位输出的第一位设置为1，因此输出到DAC 为0.50.425 减去0.5 小于0，所以将输出的第一位设置为0将8 位输出的第二位设置为1，因此输出到DAC 为0.250.425 减去0.25 大于0，所以输出的第二位是1将8 位输出的第三位设置为1，因此输出到DAC 为0.3750.425 减去0.375 大于0，所以输出的第三位是 1 对所有8 位重复此过程，直到确定输出为：01101100从这个过程中可以明显看出，N 位SAR ADC 必须需要N 个（时钟）周期才能成功逼近输出。
一种带数字自校准的SAR ADC设计
一种带数字自校准的SAR ADC设计戴澜;林璐【摘要】本文设计了一款基于SMIC 0.18μm混合信号CMOS工艺的14-bit数字自校准模数转换器.主DAC(MDAC)分三段式结构,将电容阵列分成高6位、中4位和低4位的结构.校准算法是采用数字电路实现,利用一定时序获取每一位电容对应的误差电压并将其转化为相应的数字码值.在正常的ADC转换阶段,将上述数字码值补偿到相应的主DAC上,从而达到了校准的目的,提高了DAC的线性度.电路设计基于Cadence平台进行仿真验证,仿真结果表明,在1.8V电压下,能够有效校准电容阵列的失配,ADC校准后有效位数达到13.4998bit.【期刊名称】《北方工业大学学报》【年(卷),期】2017(029)005【总页数】6页(P27-31,86)【关键词】SAR;模数转换器;数字自校准算法【作者】戴澜;林璐【作者单位】北方工业大学电子信息工程学院,100144,北京;北方工业大学电子信息工程学院,100144,北京【正文语种】中文【中图分类】TN402模数转换器作为现实世界中的将模拟信号转换为数字信号的桥梁，在现代集成电路设计中，应用越来越广泛[1].对于移动终端以及物联网的传感器网络等，低功耗显得尤为重要，而逐次逼近型模数转换器具有功耗低、面积小的综合优势，在模数转换应用中最为普遍，但其只能够实现中精度和中速度的转换，因此如何提高其转换速度和精度是工业界和学术界的热点话题.早期的SAR ADC多采用激光调阻技术来校准线性度以及精度.然而，此种校准方法成本较高，且薄膜电阻值易受封装机械压力影响，且很难克服，故不易于推广.而电容的温度特性跟线性度都要好于电阻.故如今SAR ADC设计多用电容型DAC阵列，即便如此，电容也存在一定的弊端，比如存在一系列失配，主要是因为在芯片制造过程中，底部刻蚀不均匀，且氧化层厚度不均匀等.综合上述不利因素，如今12位以上的SAR ADC一般都用到了校准技术.本文设计了一款14位数字自校准逐次逼近型模数转换器，采用三段式DAC分段电容阵列结构，该结构通过将主DAC阵列分为三段子序列，从而减小了电容的面积和功耗.由于二进制电容阵列的匹配度直接决定了SAR ADC的精度，故对电容失配进行校准是提高ADC精度的有效手段，本设计采用数字自校准技术降低电容失配率.另外，本文的电路结构较简单，只有小部分的模拟电路，其余均为数字电路，并加入了数字校准算法，最终提高了ADC的精度.1 数字自校准算法原理1984年，H.S.Lee提出一种基于DAC的二进制加权电容阵列的校准方法[2]，能够影响ADC精度的主要有两方面因素：电容失配和比较器失调.本设计的基本思想是对电容失配进行校准，先将电容阵列的失配误差计算出来，得到误差电压之后，经过一系列逻辑处理，再将此误差加载到逐次逼近校准DAC阵列的转换过程当中[3]，从而达到消除误差的目的.此方法中，开关的开启和闭合都是由数字控制逻辑电路给出控制信号来控制.采用数字校准方法无需增加额外的模拟电路，且所有电容开关的控制信号均由数字电路直接给出，这种方法的优点是速度快、精度高且与开关电容的兼容度高.2 数字自校准ADC电路整体结构本文的整体电路框架如图1所示.该电路的主要组成部分是：主要DAC(MDAC)单元、校准DAC(CDAC)单元、比较器和数字逻辑控制单元和其他模拟电路.其中比较器采用数字方式实现，包含一个用于校准的比较器，一个用于转换的比较器.MDAC用于完成采样和转换，CDAC用于校准，其中MDAC产生误差电压，CDAC产生校准电压，二者分别接入比较器的正负相输入端进行比较.在此过程中，数字校准算法用于抵消由电容失配带来的非线性误差，从而达到校准的目的.图1 带数字自校准ADC整体结构3 关键电路设计3.1 MDAC设计传统的逐次逼近型SAR ADC通常采用二进制加权电荷阵列，如图2所示，随着位数的增加，总的电容数量呈二进制指数增加，增大了面积和功耗.对于N位DAC，其共需2N个单位电容，最高位电容大小为2N-1个单位电容.在采样过程中，所有电容均参与采样，所有电容下极板接Vin，上极板接共模电压Vcm.鉴于此结构的弊端，出现了分段式电容阵列型DAC，其中最常见的是两段式电容结构.图2 传统二进制加权型DAC阵列随着位数的增加，两段式结构也已经很难满足要求，因此本文采用三段式电容阵列，如图3所示.2个桥接电容大小分别为1C和17/16C，2个桥接电容将整个DAC阵列分为3段，其中2个LSB阵列各包含4位呈二进制排列的电容，而MSB阵列包含了6位呈二进制排列的电容，此时实现了一个14bit的SAR ADC，该结构只有高段电容采样，提高了DAC线性度并减小了芯片面积.3.2 校准DAC的设计由于高位的电容失配所产生的影响远大于低段阵列，故文中仅对高6位电容进行校准，并在获取校准电压之前，获取主DAC中由电容失配引起的误差电压.本文校准DAC结构框图，如图4所示.图3 高段采样的三段式主DAC电容阵列结构图4 校准DAC的结构其中，对于MSB阵列，每1位电容对应1个校准DAC，故共有6组校准DAC. 3.3 数字部分设计本文中的整体SAR ADC工作状态由数字逻辑控制，可看作状态机，用Verilog HDL实现，其过程可分为几个状态的转换：获取误差电压，获取误差码，获取校准码，正常的采样保持，校准码回补，最后是正常的转换过程.其整体工作流程如图5所示[3].图5 整体SAR ADC工作流程3.3.1 获取误差电压由于工艺等各方面原因存在误差，导致相邻DAC电容阵列之间不是准确的二分关系，从而导致在后面的转换过程中，不能正确的实现电荷再分配，从而引起误码，本文采用H.S.Lee所提出的方法获取校准码[1]，通过DAC阵列两个状态的转换得到.其中第一个状态如图6所示，MDAC的高段阵列的最高位电容下极板接GND，剩余位均接Vref，MDAC电容阵列的上极板即MDAC输出端接Vcm.MDAC的低段阵列的所有电容的下极板接GND，上极板接Vcm.图6 获取误差电压α1状态此时整体电容阵列上的电荷可表示为：(1)接下来，进入获取误差电压的第二个状态，首先将上极板与共模电压Vcm断开，MSB中电容下极板状态与第一个状态正好相反，即原来接Vref的现在接GND，原来接GND的现在接Vref，LSB电容下极板状态保持不变，如图7所示.图7 获取误差电压α2状态此时整体电容阵列上的电荷可表示为：(2)式(2)中，Vx为输出端电压，CM为MSB电容阵列的最高位电容，CL为LSB电容阵列的所有电容之和.在完成上述2个状态的转换时，由于电容上极板没有电荷泄放回路，故电荷守恒，由Q1=Q2，可得：Vx=Vcm+Vxi(3)(4)式(3)中Vxi即为失配电压，从式(4)中可以看出，理想情况下，最高位电容值等于所有低位电容值之和，此时的失配电压应该为0；而实际情况中，由于失配的存在，最高位电容值并不等于所有低位电容值之和，即存在失配电压，由式(4)可求出失配电压的值.3.3.2 获取误差码接下来，要实现对误差电压的数字化，即获取误差码.若Vxi大于0，即最高位电容值大于所有低位电容值之和，将校准DAC的初始态设置为“0000_0000”，通过其自增“1”，直至比较器输出端发生翻转，记下此时的码值，便得到了误差码.同理，若Vxi小于0，将MSB中待校准电容所对应的校准DAC的初始态设置为“1111_1111”，通过自减“1”的方式获取误差码，直至比较器输出端发生翻转，记下此时的码值即为该位对应的误差码.3.3.3 获取校准码由于真正在校准阶段回补的并非误差码，而是校准码，故需通过公式计算出所需的校准码.校准码与误差码关系如公式(5)(6)所示：(5)(6)3.3.4 采样阶段本文的结构只有主DAC的高段电容参与采样，在此过程中，MSB电容阵列的下极板接Vin，LSB电容阵列下极板接GND，输出端接Vcm.其电路简化图如图8所示.图8 MDAC简化电路3.3.5 校准转换阶段与普通的转换过程不同的是，本文还要完成校准码的回补，此阶段中，首先将电容上极板与Vcm断开，假如转换最高位，则最高位电容下极板接Vref，其余均接GND.不同的是，在转换非最高位时，对于其他高位电容，可能存在转换结果为“1”的电容，则将所有转换结果为“1”的电容对应的校准码相加，累加于被转换位的电容上.本文只校准了高段MSB电容阵列，而对于LSB阵列，转换过程与普通转换过程一致，无需进行校准码回补[4].4 Cadence仿真结果本文基于Cadence平台搭建原理图并进行AMS数模混合仿真.电路设计用SMIC 0.18μm CMOS工艺实现，当工作电压为1.8V，时钟频率为125MHz，采样频率为10MHz，共模电压Vcm为0.9V，参考电压Vref为1.8V时，对带数字校准的整体电路进行功能性仿真，首先进行获取校准码的前仿真，以验证该算法能否实现校准的功能.由图9可以看到校准的整个过程，为了得到校准结果，在主DAC高位电容上加一定比例的失配电容，可以看到整个校准过程是校准码从“1111_1111”逐步减1，其对应的输出端的电压一步步逼近比较器另一端，即共模电压0.9V，直至比较器输出发生翻转，此时输出的码值即为待校准电容对应的校准码.图9 获取校准码前仿结果从仿真图9可以看出，本文中SAR ADC能够完成数字自校准全过程，并能完成信号转换.但是要判断是否达到校准的目的，还需要进行性能仿真和分析.图10 校准前fft分析结果通过对数字输出信号进行FFT分析进行，采样遵循那奎斯特采样定理.使用MATLAB对信号进行分析，其输出频谱图如图10～11所示，其分别是校准前后的分析图.从图10～11中可以看出，校准后SNDR由71.58dB提高到83.0483dB，SFDR由校准前的82.09dB提高到104.9914 dB，有效位数则由校准前的11.59bit提高至校准后的13.4998bit，性能大幅提高，从而验证了校准算法的正确性.图11 校准后fft分析结果5 结语本文采用了一种三段式的主DAC电容阵列，相比较传统的全二进制型电容阵列，MDAC面积明显减小，电容数量减小.采用了相对应的CDAC结构，校准逻辑单元以状态机的方式工作，相比较模拟校准方法，电路结构简单，更容易实现.采用可移植的数字方法对电容的非线性进行校准，改善了由失配带来的非线性误差，从而提高了ADC的精度.从仿真结果看到，校准效果明显.参考文献【相关文献】[1] 毕查德·拉扎维.模拟CMOS集成电路设计[M].陈贵灿,等，译.陈贵灿，审校.西安：西安交通大学出版社,2013[2] Lee H S, Hodges D. Accuracy considerations in self-calibrating A/D converters[J]. Circuits&Sys-tems IEEE Transactions on, 1985,32(6):590-597[3] 戴鹏.高精度SAR ADC自校准技术研究与关键电路设计[D].天津:天津大学,2014[4] 杨明.一种14位逐次逼近模数转换器的设计[D].天津:天津大学,2012。
sar adc基本原理
sar adc基本原理
SAR ADC是一种非线性转换器，它完成模拟信号到数字信号的转换。
它最大的特点是
可以在快速、低功耗和低失真的情况下进行数字模拟转换，被广泛应用于多种电子系统中。
SAR ADC原理：
1.采样模拟信号：首先采用高速采样技术将模拟信号采样，分割为数个采样点，每个
采样点被转换为数字调制信号；
2.信号比较：通过比较电路对参考电压和测量信号进行比较，在1个或多个比较环节中，将模拟信号调制转换为数字信号；
3.数据处理：在比较循环过程中，使用继电器更新参考电压，以获得最终AD转换结果；
SAR ADC优点：
1.节能：SAR ADC比CDS具有更低的能耗，它可以在非常低的工作电压下工作；
2.准确、高速：SAR ADC可以在更短的时间内准确转换模拟信号，并且具有高精度、
低误差等特点；
3.非线性：SAR ADC能够有效解决非线性的问题；
4.多路：SAR ADC可以支持多模拟信号的同时处理，可以明显提高转换效率；
SAR ADC缺点：
1.复杂性：SAR ADC比CDS更复杂，设计复杂，费时；
2.噪声：SAR ADC中存在比较器、继电器及其辅助电路产生的噪声，会影响最终的转
换准确性；
3.参考电压：SAR ADC要求有一个稳定的参考电压，用来和模拟信号比较；
4.芯片尺寸：SAR ADC需要较大的芯片面积，布局要求大，不适用于良好的空间限制。
全差分sar adc工作原理
全差分sar adc工作原理全差分SAR ADC是一种常见的模数转换器，它在许多应用中被广泛使用。
本文将介绍全差分SAR ADC的工作原理及其应用。
全差分SAR ADC是一种基于逐次逼近法的模数转换器。
它采用了差分输入和输出结构，具有较高的抗干扰能力和较好的线性性能。
在全差分SAR ADC中，输入信号首先经过一个差分放大器，将其转换为差分信号。
差分信号随后进入一个采样保持电路，将其保持在一个固定的电平上。
接下来，差分信号被逐次逼近法进行逐位比较，从而得到模拟输入信号的数字表示。
全差分SAR ADC的核心是逐次逼近法。
逐次逼近法是一种将模拟信号逐位转换为数字信号的方法。
在每一次逼近过程中，ADC会将一个参考电压与输入信号进行比较，以确定输入信号的最高位是0还是1。
然后，ADC会根据比较结果调整参考电压的大小，进而逼近输入信号的下一位。
这个过程将一直进行下去，直到得到输入信号的完整数字表示。
全差分SAR ADC的工作原理可以通过以下步骤来描述：1. 采样保持：输入信号首先被采样保持电路采样并保持在一个固定的电平上。
采样保持电路的作用是将输入信号在逼近过程中保持不变，以确保逼近过程的准确性。
2. 逐次逼近：在每一次逼近过程中，ADC会将一个参考电压与输入信号进行比较。
比较结果将决定输入信号的最高位是0还是1。
根据比较结果，ADC会调整参考电压的大小，以逼近输入信号的下一位。
3. 数字输出：逐次逼近过程将一直进行下去，直到得到输入信号的完整数字表示。
最终的数字输出将作为ADC的输出结果。
全差分SAR ADC具有许多优点。
首先，它采用了差分输入和输出结构，具有较高的抗干扰能力和较好的线性性能。
其次，逐次逼近法具有较高的转换精度和较低的功耗。
此外，全差分SAR ADC还具有较小的面积和较低的成本，适用于集成电路的制造。
全差分SAR ADC在许多应用中得到了广泛的应用。
例如，在通信系统中，全差分SAR ADC可以用于将模拟信号转换为数字信号，以进行数据的传输和处理。
saradc的参考电压
saradc的参考电压摘要：1.了解SARADC的基本概念2.掌握SARADC的参考电压的作用3.分析SARADC参考电压的选取方法4.探讨SARADC参考电压的调试技巧5.总结SARADC参考电压的重要性正文：随着科技的不断发展，各类传感器在各类设备中的应用越来越广泛。
其中，SARADC（逐次逼近型模数转换器）凭借其高精度、高速度等优势，在众多领域受到关注。
在SARADC的性能参数中，参考电压起着至关重要的作用。
本文将从以下几个方面，深入探讨SARADC参考电压的选取与调试方法。
一、了解SARADC的基本概念SARADC是一种采用逐次逼近法进行数据转换的模数转换器。
它具有较高的转换速度和较低的功耗，广泛应用于各种测量和控制系统。
在SARADC中，参考电压作为基准信号，对转换结果有着重要影响。
二、掌握SARADC的参考电压的作用1.基准电压：SARADC参考电压作为基准电压，用于比较输入信号与基准电压的大小，从而实现信号的数字化。
2.量化范围：参考电压决定了SARADC的量化范围，即数字输出码的字节数。
参考电压越高，量化范围越大，转换精度越高。
3.偏置电压：SARADC参考电压还用于设置放大器的偏置电压，从而影响输入信号的放大倍数。
4.电源电压波动影响：参考电压对电源电压波动的影响较小，可以提高SARADC的抗干扰能力。
三、分析SARADC参考电压的选取方法1.考虑转换精度：根据实际应用场景，选择合适的转换精度。
一般来说，参考电压越高，转换精度越高。
2.兼顾功耗与性能：在保证性能的前提下，尽量选择较低的参考电压，以降低功耗。
3.参考电压稳定性：确保参考电压的稳定性，避免因电压波动导致的转换结果误差。
4.参考电压源选择：可以根据实际需求，选择内置或外置参考电压源。
内置参考电压源具有较高的稳定性，但外置参考电压源可以根据实际应用场景进行调整。
四、探讨SARADC参考电压的调试技巧1.调试参考电压源：对参考电压源进行调试，确保其稳定性和精度。
SAR-ADC调研报告
SAR-ADC调研报告SARADC 调研报告一、引言在当今的电子技术领域，模数转换器（ADC）扮演着至关重要的角色，它实现了模拟信号到数字信号的转换，使得各种电子设备能够处理和分析来自现实世界的信息。
其中，逐次逼近型模数转换器（SARADC）因其在精度、速度、功耗和成本之间的良好平衡，在众多应用中得到了广泛的应用。
二、SARADC 的基本原理SARADC 的工作原理基于逐次逼近的思想。
它通过将输入的模拟电压与一个内部的数字模拟转换器（DAC）产生的逐步变化的参考电压进行比较，从而确定对应的数字输出。
首先，SAR 逻辑控制电路将最高有效位（MSB）设置为 1，其余位为 0，并通过 DAC 将这个数字值转换为模拟电压。
然后，将这个模拟电压与输入的模拟信号进行比较。
如果模拟电压小于输入信号，MSB 被保留为 1；否则，MSB 被重置为 0。
接下来，对次高位进行同样的操作，重复这个过程，直到所有位都被确定。
最终，SARADC 输出的数字代码就是与输入模拟信号相对应的数字值。
三、SARADC 的主要特点1、高精度SARADC 能够实现较高的精度，通常可以达到 12 位至 16 位甚至更高的分辨率，适用于对精度要求较高的测量和控制系统。
2、中等转换速度其转换速度一般在几 kSPS（千次每秒）到几百 kSPS 之间，能够满足大多数中低速应用的需求。
3、低功耗由于其工作原理相对简单，SARADC 在工作时消耗的功率较低，这对于电池供电的便携式设备来说是一个重要的优势。
4、面积小、成本低SARADC 的结构相对简单，不需要复杂的模拟电路，因此芯片面积较小，制造成本相对较低。
四、SARADC 的性能指标1、分辨率指 ADC 能够分辨的最小模拟电压变化量，通常用位数表示。
2、转换速率表示完成一次模数转换所需的时间，单位为每秒转换次数。
3、量化误差由于 ADC 的有限分辨率导致的输入模拟信号与输出数字信号之间的偏差。
4、线性度包括积分线性度和微分线性度，反映了 ADC 输出数字值与输入模拟值之间的线性关系。
saradc的参考电压
saradc的参考电压（原创实用版）目录1.SAR ADC 的概述2.SAR ADC 的参考电压选择原则3.SAR ADC 的参考电压对性能的影响4.结论正文一、SAR ADC 的概述SAR（Successive Approximation Register）ADC 是一种串行输出的模数转换器，通过逐步逼近的方式将模拟信号转换为数字信号。
SAR ADC 具有较高的转换精度和较低的功耗，广泛应用于各种电子设备中。
二、SAR ADC 的参考电压选择原则在 SAR ADC 中，参考电压是转换过程中的重要参考基准。
选择合适的参考电压，对于保证 SAR ADC 的性能具有关键作用。
参考电压的选择原则如下：1.保证转换精度：参考电压应尽可能精确，以提高 SAR ADC 的转换精度。
2.考虑电源电压波动：参考电压应与电源电压保持一定的比例关系，以降低电源电压波动对 SAR ADC 性能的影响。
3.减少电源和信号干扰：参考电压应尽量选择稳定的电源电压，以减少电源和信号干扰对 SAR ADC 性能的影响。
三、SAR ADC 的参考电压对性能的影响SAR ADC 的参考电压对性能有重要影响，主要表现在以下几个方面：1.转换精度：参考电压的精度直接影响 SAR ADC 的转换精度。
如果参考电压不准确，将导致 SAR ADC 的数字输出误差增大。
2.动态范围：参考电压的选取影响 SAR ADC 的动态范围。
动态范围越大，SAR ADC 能够处理的信号范围越宽。
3.功耗：参考电压的选取也会影响 SAR ADC 的功耗。
合适的参考电压可以降低 SAR ADC 的功耗，提高系统性能。
四、结论选择合适的参考电压对于 SAR ADC 的性能至关重要。
SAR ADC输入的三种方式
SAR ADC输入的三种方式您是否知道输入信号可能会影响为应用选择最佳逐次逼近寄存器(SAR) 模数转换器(ADC) 的方式？在我们听到输入两个字时，脑海里会立即浮现频率、幅值、正弦波以及锯齿波等几件事。
所有这些都是优化信号调节时需要考虑的相关问题。
但是，很多人不会预先考虑的一件事是SAR ADC 的实际输入类型。
在本博客中，我将重点介绍三种SAR 输入（单端、伪差分与差分输入）以及如何将其使用在应用中。
在以后的博客中，我还将讨论性能差异以及获得最优输入性能所必须考虑的一些重要实际注意事项。
单端输入SAR ADC单端输入是这三种输入类型中最简单的一种，因为ADC 只有一个输入。
只要馈送信号在输入引脚指定的范围内，SAR 就会针对SAR接地对输入进行数字化（见图1）。
尽管大部分单端SAR ADC 都可处理单极性信号，但一部分可用于处理幅值(A) 可轻松超过电源的双极性信号。
有些支持一个通道，有些则支持多个通道。
使用单端ADC 输入的一个常见应用是电源电压监控。
下面是有关图1 中所用单端输入SAR ADC 的更多信息：伪差分输入SAR ADC伪差分SAR ADC 具有两个输入引脚，但被称为伪差分，是因为在一个输入保持为固定DC 电压（一般是REF/2）而另一个输入可接受动态变化的输入信号时，可产生适当的ADC 转换。
两个输入端(AINP-AINM)之间的差分信号随后可转换为数字代码。
通常为输入变量提供+/-100mV 的预留空间。
图 2 就是该输入和一个独特案例（其中固定输入(AINM) 可连接至信号接地，使其类似于单端输入类型）。
采用该配置的一个最常见应用是分流监测。
在该应用中不仅可针对固定DC 电压测量串联电阻器一侧的电压，而且还可将其转换回电流。
图2 中使用的伪差分输入SAR ADC 实例：全差分输入SAR ADC全差分输入SAR ADC 接受两组输入，一组输入是另一组的有力补充（见图3）。
这两组输入之间的差分信号(VDIFF = AINP AINM) 可转换。
SAR方案ADC
SAR方案ADC随着科技的迅猛发展，模数转换器（ADC）的应用变得越来越广泛。
其中，采样率和分辨率是衡量ADC性能的两个重要指标。
在众多的ADC设计方案中，按需采样（SAR）方案因其简单性和低功耗而备受瞩目。
SAR（Successive Approximation Register）方案ADC是一种经典的ADC设计方案，它采用逐步逼近法来实现模拟信号与数字信号之间的转换。
在SAR方案ADC中，信号首先通过采样电路进行采样。
采样电路通常由采样保持电路和开关电容电路组成。
采样保持电路用于将输入信号保持在稳定的电平上，而开关电容电路则用于控制采样时刻和抽样时刻。
采样完毕后，采样保持电路会将采样保持电压传递给比较器。
比较器的作用是将采样保持电压与参考电压进行比较，产生一个比较结果。
如果采样保持电压大于参考电压，则比较结果为1；反之，则为0。
比较结果会被传输到SAR逐次逼近寄存器（SAR-ADC）中。
SAR-ADC包含一系列的比较器和数字逻辑电路，用于根据比较结果不断逼近模拟信号值。
具体来说，在每个逼近周期中，SAR逐次逼近寄存器会根据比较结果调整逼近电压，并将新的逼近电压与采样保持电压再次进行比较。
通过多次逼近，SAR-ADC能够逐渐逼近实际的模拟信号值，最终得到一个数字代码。
这个数字代码可以通过数模转换器（DAC）还原为对应的模拟信号值。
SAR方案ADC的优点之一是其高精度和高速度。
由于逼近过程是逐次进行的，每个逼近周期都可以产生一位输出。
因此，SAR-ADC能够以很高的速度完成转换过程。
此外，SAR-ADC对输入信号的要求相对较低，可以适应广泛的应用场景。
然而，SAR方案ADC也存在一些挑战。
首先，逐次逼近法需要进行多次比较和逼近操作，因此对电源噪音和栅极电压噪声非常敏感。
其次，随着分辨率的增加，逼近次数也会增加，造成转换速度的下降。
为了克服这些挑战，研究人员不断努力改进SAR方案ADC的性能。
例如，引入了校准电路来消除非线性误差；采用改进的比较器结构和运算放大器设计来提高精度和速度；优化布局和排线方式以减少噪声影响等。
sar adc 原理
sar adc 原理一、什么是sar adcsar adc，即逐次逼近式调制转换器（Successive Approximation Register Analog-to-Digital Converter），是一种常用的模数转换器。
它通过逐步逼近的方式将模拟信号转换为数字信号，具有较高的精度和较低的功耗，广泛应用于各种电子设备中。
二、sar adc的工作原理sar adc的核心是一个逐次逼近寄存器（Successive Approximation Register，SAR），它通过将模拟输入信号与一系列参考电压进行比较，逐步逼近输入信号的真实值。
具体来说，sar adc的工作流程如下：1. 初始化：将逐次逼近寄存器的比较器复位，并设置参考电压范围。
2. 开始转换：sar adc接收模拟输入信号，并将其与逐次逼近寄存器中的比较器进行比较。
3. 逐位逼近：sar adc从最高有效位（Most Significant Bit，MSB）开始，将比较结果与当前逼近寄存器的对应位进行比较。
如果输入信号大于逼近值，则该位为1，否则为0。
4. 更新逼近值：根据逐次逼近寄存器的比较结果更新逼近值，然后进行下一位的比较，直到逼近寄存器的最低有效位（Least Significant Bit，LSB）。
5. 转换完成：当逼近寄存器的最低有效位比较完成后，sar adc的转换过程结束，输出数字信号。
sar adc的精度取决于逼近寄存器的位数和参考电压的精度。
通常情况下，逼近寄存器的位数越多，精度越高，但转换速度也会相应降低。
三、sar adc的应用sar adc由于其较高的精度和较低的功耗，被广泛应用于各种电子设备中。
以下是sar adc的一些常见应用场景：1. 通信系统：sar adc可用于无线通信系统中的基带信号处理、调制解调器和射频收发器中的数字前端等。
2. 数字信号处理：sar adc可用于音频、视频和图像处理等领域，将模拟信号转换为数字信号进行处理。
sar adc设计心得与踩雷
一、概述SAR ADC（Successive Approximation Register Analog-to-Digital Converter）是一种常见的模拟数字转换器，其采样和量化过程通过逐次逼近实现。
本文将介绍在设计SAR ADC时的一些心得体会和避免踩雷的经验。
二、设计心得1. 系统级需求分析在设计SAR ADC时，首先要明确系统级需求，包括输入信号范围、分辨率、采样率等。
根据需求确定ADC的性能指标，如分辨率、速度、功耗等，为后续设计奠定基础。
2. 电路拓扑选择SAR ADC的核心是比较器和DAC，选择合适的电路拓扑对于优化性能至关重要。
常见的电路拓扑有单边比较、双边比较、分立DAC和电容阵列DAC等，根据实际需求和限制选择最合适的电路拓扑。
3. 噪声分析和抑制在SAR ADC设计中，噪声是一个不可忽视的问题，包括量化噪声、时钟抖动、功耗噪声等。
通过合理的布局和电路设计，可以有效地抑制噪声，提高ADC的性能。
4. 时序设计和时钟分析SAR ADC的性能与时钟的稳定性和精度密切相关。
在设计中要注重时序的合理设计和时钟信号的分析，以确保ADC的稳定工作。
5. 功耗优化功耗是现代电路设计中一个重要的指标。
在SAR ADC设计中，通过优化电路结构、采用低功耗工艺、合理设计时序等手段来降低功耗，提高电路的节能性能。
6. 工艺技术选择在选择工艺时，需要根据实际需求和限制，考虑功耗、速度、稳定性等因素。
合理选择工艺技术对于最终ADC的性能和成本有着至关重要的影响。
7. 仿真验证在设计SAR ADC时，需要进行多方面的仿真验证，包括电路仿真、时序仿真、功耗仿真等。
通过仿真验证，可以及时发现问题，指导优化设计。
三、踩雷经验共享1. 电路结构错误在SAR ADC设计中，电路结构的选择至关重要，一些不合理的电路结构选择会导致ADC性能不稳定甚至完全失效。
2. 时序设计不合理时序设计对于SAR ADC的性能影响巨大，一些不合理的时序设计会导致稳定性或者速度上的问题。
SARADC简介
SARADC简介SAR型（逐次逼近型）摘要：逐次逼近寄存器型(SAR)模数转换器(ADC)占据着⼤部分的中等⾄⾼分辨率ADC市场。
SAR ADC的采样速率最⾼可达5Msps，分辨率为8位⾄18位。
SAR架构允许⾼性能、低功耗ADC采⽤⼩尺⼨封装，适合对尺⼨要求严格的系统。
本⽂说明了SAR ADC的⼯作原理，采⽤⼆进制搜索算法，对输⼊信号进⾏转换。
本⽂还给出了SAR ADC的核⼼架构，即电容式DAC 和⾼速⽐较器。
最后，对SAR架构与流⽔线、闪速型以及Σ-Δ ADC进⾏了对⽐。
引⾔ 逐次逼近寄存器型(SAR)模拟数字转换器(ADC)是采样速率低于5Msps (每秒百万次采样)的中等⾄⾼分辨率应⽤的常见结构。
SAR ADC 的分辨率⼀般为8位⾄16位，具有低功耗、⼩尺⼨等特点。
这些特点使该类型ADC具有很宽的应⽤范围，例如便携/电池供电仪表、笔输⼊量化器、⼯业控制和数据/信号采集等。
顾名思义，SAR ADC实质上是实现⼀种⼆进制搜索算法。
所以，当内部电路运⾏在数兆赫兹(MHz)时，由于逐次逼近算法的缘故，ADC采样速率仅是该数值的⼏分之⼀。
SAR ADC的架构尽管实现SAR ADC的⽅式千差万别，但其基本结构⾮常简单(见图1)。
模拟输⼊电压(V IN)由采样/保持电路保持。
为实现⼆进制搜索算法，N位寄存器⾸先设置在中间刻度(即：100... .00，MSB设置为1)。
这样，DAC输出(V DAC)被设为V REF/2，V REF是提供给ADC的基准电压。
然后，⽐较判断V IN是⼩于还是⼤于V DAC。
如果V IN⼤于V DAC，则⽐较器输出逻辑⾼电平或1，N位寄存器的MSB保持为1。
相反，如果V IN⼩于V DAC，则⽐较器输出逻辑低电平，N位寄存器的MSB清0。
随后，SAR控制逻辑移⾄下⼀位，并将该位设置为⾼电平，进⾏下⼀次⽐较。
这个过程⼀直持续到LSB。
上述操作结束后，也就完成了转换，N位转换结果储存在寄存器内。
sar adc工作原理
sar adc工作原理SAR ADC，又称为逐次逼近型模数转换器（Successive Approximation Register ADC），是一种常见的模数转换器。
它的工作原理是通过对比输入信号和内部参考电压，逐步逼近地确定输入信号的数字表示。
SAR ADC的核心部件是逐次逼近寄存器（Successive Approximation Register）。
该寄存器由一系列电平切换电容和逻辑电路组成。
工作过程可以分为以下几个步骤：1. 存储参考电压：首先，将一个固定的参考电压值存储到逐次逼近寄存器中。
这个参考电压可以通过一个参考电压源提供。
2. 设置比较器：将输入信号与模拟开关电容相连接，并将比较器的反馈连接到逐次逼近寄存器的输出。
3. 初始化逼近寄存器：将逐次逼近寄存器的最高位设置为1，其他位设置为0。
这相当于给出了一个初始逼近量（initial approximation）。
4. 模拟-数字转换：开始逐步逼近过程。
从最高位开始，将逐次逼近寄存器的每一位按照顺序置为1，并将结果输入给比较器进行比较。
如果比较器输出高电平表示逼近值大于输入信号，反之，如果比较器输出低电平表示逼近值小于输入信号。
5. 更新逼近寄存器：根据比较器的输出结果，将逐次逼近寄存器的对应位更新为上一个逼近阶段的结果。
如果比较器输出高电平，表示逼近值大于输入信号，将对应位更新为0；如果比较器输出低电平，表示逼近值小于输入信号，将对应位保持为1。
6. 完成逼近：重复步骤4和步骤5，直到逐次逼近寄存器的所有位均被处理完。
此时，逐次逼近寄存器中存储的就是输入信号的数字表示。
SAR ADC具有如下特点：1. 快速的采样率：SAR ADC的工作速度很快，可以实现高采样率。
这是因为逼近过程只需要一个时钟周期完成，且每个时钟周期可以确定一位。
2. 相对较低的功耗：由于逼近过程是逐步进行的，每个步骤的时间较短，所以整个转换过程的功耗相对较低。
saradc的参考电压
saradc的参考电压
SARADC的参考电压是指模数转换器(ADC)的参考电压源。
在SARADC中，参考电压是用于将模拟输入信号转换为数字输出的基准电压。
SARADC通常有两种类型的参考电压：内部参考电压和外部参考电压。
内部参考电压是由ADC芯片内部提供的固定电压源。
这种参考电压通常具有较高的准确性和稳定性，但可能受到芯片温度和供电电压的影响。
外部参考电压是由用户提供的外部电压源。
用户可以将一个稳定的参考电压信号连接到ADC的参考电压引脚上。
外部参考电压可以通过外部元件（例如精密电源、参考电压源等）来提供，以获得更高的准确性和稳定性。
选择使用哪种参考电压取决于具体的应用需求。
内部参考电压的主要优点是便于使用和更小的系统封装，而外部参考电压可能提供更高的精度和稳定性。
需要注意的是，不同的ADC芯片可能有不同的参考电压范围和要求。
因此，在使用SARADC之前，应仔细查阅相应的芯片规格和数据手册，以确保正确配置和使用参考电压。
sar adc的控制逻辑电路
sar adc的控制逻辑电路【最新版】目录1.SAR ADC 简介2.SAR ADC 的控制逻辑电路组成3.SAR ADC 的控制逻辑电路工作原理4.SAR ADC 的控制逻辑电路应用实例5.总结正文一、SAR ADC 简介SAR（Successive Approximation Register）ADC 即连续近似寄存器ADC，是一种串行输出的模数转换器。
它通过连续逼近的方式将模拟信号转换为数字信号，具有较高的转换精度和较低的功耗。
SAR ADC 广泛应用于各类电子设备中，如通信、计算机、仪器仪表等领域。
二、SAR ADC 的控制逻辑电路组成SAR ADC 的控制逻辑电路主要由以下几个部分组成：1.控制器：控制器是 SAR ADC 的核心部分，负责整个转换过程的控制。
它接收启动信号、时钟信号和基准电压，生成控制信号，以控制比较器、译码器和寄存器等模块的工作。
2.比较器：比较器是将模拟信号与基准电压进行比较的模块。
根据比较结果，比较器输出信号控制译码器和寄存器，实现模拟信号的逐步逼近。
3.译码器：译码器是将控制器输出的控制信号转换为具体的控制命令，如选择合适的基准电压、控制寄存器更新等。
4.寄存器：寄存器用于存储转换过程中的中间结果。
在每次转换过程中，寄存器根据译码器的控制信号更新其存储值，以实现模拟信号的逐步逼近。
5.选择器：选择器根据控制器的控制信号选择合适的基准电压，以便与模拟信号进行比较。
三、SAR ADC 的控制逻辑电路工作原理SAR ADC 的控制逻辑电路工作原理如下：1.启动 SAR ADC：接收到启动信号后，控制器开始工作，输出时钟信号控制整个转换过程。
2.选择基准电压：控制器根据需要选择合适的基准电压，以便与模拟信号进行比较。
3.逐步逼近：比较器将模拟信号与基准电压进行比较，根据比较结果输出信号，控制器根据信号控制译码器和寄存器。
译码器根据控制器的信号选择合适的基准电压，并控制寄存器更新其存储值。
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ADC Successive Approximation()的设计SAR ADC李福乐清华大学微电子所2012SAR ADC Principle •以D/A来实现A/D, 逐次逼近•需要N次D/A和比较实现1次N位A/D转换•精度主要由DAC决定•无运放，低电压、低功耗•深亚微米CMOS工艺下很有发展潜艺下很有发展潜力的结构•超低功耗，高速转换是研究热点–异步时序控制可实现性能8~16 bitTime‐interleavedxk~ x00M S/s9‐b, 50MS/s, 65fJ/conv.9‐b, 40MS/s, 54fJ/conv.10‐ 10MS/s, 11fJ/conv.0b,0MS/s,fJ/conv.No Time‐interleaved!SAR的功耗优势实际上在中低分辨率上异步SAR结构主要N i t 的速度已逼近Pipeline结构Nyquist结构ADC的比较Ref: Shuo‐Wei Michael Chen. JSSC 2006.12DAC topologies二进制电流型电压型电压改进型电流型R2R阻容混合型电荷型匹配好；低功耗¾电荷型DAC特点：¾集成T/H 电路¾与输入相连的开关较多¾输入电容较大¾采用分段结构可减少电容数目¾电容大小是精度与面积功耗的权衡，可通过mento ‐carlo 仿真确定¾高位电容可采用DEM 技关键点底板采样术进一步提高精度¾对高精度转换，输入开关Ron 线性须保证bootstrap ！¾高位电容可采用单元温度码控制，以减小输入端毛刺避免电荷泄漏以毛刺，避免电荷泄漏；以及确保单调性¾版图关键点：t t¾DAC output整体电路Ref: 叶亚飞实践课汇报PPT一个8bit SAR ADC整体结构与信号关系顶板采样6典型的两段分段电容结构X dV u a C 2)11u C kC 幅度VR的阶跃，其对DAC输出Vo的改变量分别为其中：Lt C X +保持正确权重，确保ADC线性=LL u k k C ⋅−=2别为：确保ADC线性，必须有：(a C C k +L Lt k C 2由以上公式可见，要令输入kC结论：1ADC的增益误差只取决于总采样电容与接到参考的总电容之比，MSB段接地的Cd1或寄生不会导致增益误差；2MSB段增加Cd1=kCu Cd1Cd1kC段不参与输入采样，降低ADC输入电容，且不会导致增益误差C 这里：①和②点的权重误差：dV dV =(Lt C C +根据前面的线性化设计结果有：在实际设计中，通常有：LtC <<<<在实际设计中常有为电容上极板寄生电容值与电容本身值之比寄生电容设计考虑•LSB段的寄生Cp2带来权重误差，导致非线性S C2带来权重误差导致非线性–LSB段所用电容、Ca，采用上极板共接–权重误差比例固定为β，因此降低LSB端位数L，可降低因此降低可降低非线性MSB•段的寄生Cp1不会带来非线性问题和ADC增益误差，但作为DAC时，会带来约Cp1/CMt的增益误差–MSB段所有电容，采用上极板共接，此为底板采样需要•Ca的上下极板间寄生Cp3直接影响权重，导致非线性–版图布线要特别注意最小化Cp3better?Which is•从噪声和匹配考虑，MSB段的电容不能太小从声和考虑可取–k>1•从优化电容面积考虑，可采用多段结构–对于中低分辨率ADC，优化面积和输入电容C优化面积和输入电容–对于失配，可采用校准技术()u N C C σ2=Δ()()u u N u N u NC C C C C C σσ⋅==Δ2122输出对各电容C C σΔ1对于分段结构：失配敏感度()u u M M M C C ⋅=2Δ−()N C C σ22Ref: JAMES L. McCREARY , et, al. ALL ‐MOS由此可计算出元件匹配要求然后根()Nuu E E 221ασ≤由此可计算出元件匹配要求，然后根据工艺参数可确定元件尺度10%50%977%97.7%Ref: Anne Van Den Bosch, …, “An Accurate Statistical Yield Model for CMOS Current ‐Steering D/A Converters”, 2001分段结构设计对于分段结构：1分段结构与CDAC 非线性）从匹配角度，分段结构不能降低电容值2）从噪声角度，分段结构也不能降低电容值3）分段结构可提高最小单元电容值，使其免受工单元电容值，使其免受艺最小尺度的限制4）若指标不受失配限制，分段结构可降低总电容值和ADC 输入电容（中低分辨率or 采用校准）Ref: Stefan Haenzsche, etc. “Modelling of Capacitor Mismatch and Non ‐Linearity Effects in …”, MIXDES 2010分段结构电容设计：可按照不分段的方法先设计，而后截取高M 位为MSB 段，选择设计C 合适的k ，设计Ca 和LSB 段电容差分分段电容设计：在单端结构的基础上，截掉MSB 段MSB 电容；若受限于采样噪声，则截掉MSB 段LSB 电容，并令Cd1 double ，然后设计合适的k, Ca 和LSB 段电容电容取值：蒙特卡洛仿真法除了计算之外还可对除了计算之外，还可对SAR 结构建模，采用蒙特卡洛仿真法来设计电容尺度根据工艺厂商系统级模型提供的数据设定容值和失配Mento ‐Carlo 分析调整10u*10u: 0.11%若由噪声决定：满足要求？容值N10u*10u 的分析结果满足12bit 要求电容失配校准PrinciplelOffsetMeas.MeaslinearityMeasMeas.Ref: Y. Kuramochi, et, al. A 0.05‐mm2 110‐uW10‐b Self‐Calibrating Successive ApproximationADC Core in018um CMOS ASSC20070.18‐ CMOS,分段结构结合校准技术带来电容缩小校准模式与转换模式Calibration Mode Conversion Model b d dRef: Y. Kuramochi, ASSC 2007Requirements On Comparator?amp amp amp amp 1234•High Speed–Offset 不影响总体线性度，但考虑到Latch 尺寸小，但导致offset 分布扩大–前置放大器的带宽•Low offset–影体线性度但考虑到转换精度，以及latch 迟滞效应、噪声和分辨力，其前置放大器增益需足够放大器级数要根据延时、增益、功耗来权衡选择Ref: JOEYDOERNBERG 前置放大器的增益–Offset Cancellation•Low Noise–主要是第一级放大器DOERNBERG, JSSC 1989主要是第级放大器amp1(1/f, thermal noise)•Low kickback noise–Latch 设计要合理(for example: Cascode, cap at input)–(especially at latch on ‐to ‐off)时序设计控制(p y )•Low Power–比较器是构成SAR ADC 功耗的主要单元Trade ‐off低功耗动态比较器预放大器增益~ 2，电流1mAPMOS负载工作在线性区输出共模逼近VDD，这样latch比较时会更快速度快：<100ps for 65nm LLpprocessRef: Chun C. Lee, A SAR‐Assisted Two‐Stage Pipeline ADC. JSSC 2011.4动态pre‐amp + ，无静态功耗Latch无静态功耗~100ps for 90nm Ref: 12.4 ISSCC2008Comparator offset calibration利用电容存储和抵消offset，是最常用的办法Ref: Y. Kuramochi, ASSC 2007在preamp输出加入电流可以矫正offset，但同时引入寄生，会降低速度；冗余设计也是提高yield的办法余也提高Ref: S. Park, et, al. A 4GS/s 4b flash ADCin 0.18um CMOS. ISSCC 2006通过衬偏效应来调整输入管VT，以此来校准offsetRef:Alpman, Erkan. A 7‐BIT 2.5GS/sec TIME‐INTERLEAVEDC‐2C SAR ADC FOR 60GHz MULTI‐BAND OFDM‐BASEDComparator offset calibration在动态比较器中，通过调整输入差分对或差分对负载来校准offsetRef: Masaya Miyahara, etc. A Low ‐Noise Self ‐Calibrating Dynamic Comparator for high ‐speed ADCs或通过调整输出点的差a)调整输入分负载电容来校准offset可编程电容阵列差分对b))调整差分负载Ref: 13.5 ISSCC2007Ref: Chi ‐Hang Chan, etc. ASSCC 2011 9‐4Comparator noisepre ‐amp + Latch:静态p p 输入等效噪声可按照传统的放大器噪声分析方法来进行，即先各管产生的声在输先对各导通管产生的噪声在输出节点功率求和，然后再除以增益平方来求得输入等效噪声222222w +⎞⎛总输出噪声电流密度：()141312131211di di w di di di o +⎟⎟⎠⎜⎜⎝⋅+=di r di v 222211⋅=⋅⋅⋅=π总输出噪声电压：o o o no C g C r 422πtCLKΔV动态pre ‐amp ：增益和输出噪声与积分m tg 1=的增益：C A 时刻tTime ‐Domain noise analysis model基本RC 并联电路的时域噪声分析假设：①R 为无噪声电阻②in 为高斯分布噪声电路，其等效噪声电阻为Rn T 0时均值的高斯变量方差为③T=0时，vc 为0均值的高斯变量，方差为σ0那么，在时刻t 时，vc 仍为0均值高斯变量，且其方差为：dfR kT di nn42=()RCt RC t n t e e CR kTR 220221−−+−=σσt<<RC 的情况下，上式可简化为：f l l f 在情况式简化为Ref: Pierluigi Nuzzo, Noise Analysis ofLowz降低输入过驱动Vov1 z降低输入共模z延长有效积分时间tdLow noise dynamic comparator增加了：增加了：Co1, td, gm2gm1, td,A2第二级通过M6,M7向ti+, ti ‐放电，M1M2两级动态结构：在第一级增益不够高的情况下，增加第二级增益也能有效地降低噪声噪声Vni(σ)的对比（比对的两者具有相同的size ）21mV 066mV 延长了M1,M2饱和区工作时间td ；第一级差分电流通过M6,M7，带来第二级的电压增益A2增加第二级增益，也能有效地降低噪声2.1mV 0.66mV0.41mV0.2mV @ΔSTR=60psRef: Chi ‐Hang Chan, etc. ASSCC 2011 9‐4噪声测试电路()offsetV=φ推荐比较器设计TBDFor high resolution ADC (12bit)静态pre‐amp + latch + offset cancellation For low resolution ADC (8bit)动态pre‐amp + latch非线性效应实际电容表达式：()()()⎥⎥⎦⎤⎢⎢⎣⎡−+−+=22101nom nom V V V V C V C αα电容电压系数致使电容值与输入电压有关，导致ADC 全局渐变的非线性，影响INL ；通常对12bit 以上分辨率的需要考虑电容电压系ADC ，需要考虑电容电压系数的影响差分结果不受1影响会好a1影响，会好得多MOM 电容？Ref: Stefan Haenzsche, etc. MIXDES 2010SAR LOGICSAR逻辑基本操作：1）复位2）猜13）调取比较器输出4）移动猜15）同步锁存完整转换输出思考：差分结构的SAR逻辑电路如何设计？Asynchronous SAR ADC¾ 同步采样，异步转换 ¾ 控制电路需要的脉冲由电路自动产生 ¾ 好处：假设10bit 100MSPS，则对于 同步SAR时钟频率至少1G比较器时间：当N比较大时，有： 比较大时 有⎛ Tasync ⎞ ⎜ ⎟ ≈1 ⎜T ⎟ ⎝ sync ⎠ max 2⎛ Tasync ⎞ ⎜ ⎟ ≈1 ⎜T ⎟ ⎝ sync ⎠ min 2Ref: Shuo‐Wei Michael Chen, et, al. A 6‐bit 600‐MS/s 5.3‐mW Asynchronous ADC in 0.13‐um CMOS. JSSC 2006Async SAR Logic Async.• 功能要求– 由一个外来时钟沿触发的多相时钟，控制比较 由 个外来时钟沿触发的多相时钟，控制比较 器的比较和复位 – 与比较器每次输出同步的时钟沿，用于锁存比 与比较器每次输出同步的时钟沿 用于锁存比 较结果并触发DAC• 性能要求– 速度：min(环路延迟–比较时间–DAC建立时间) – 功耗：min(Σ(fi*Cni))2013‐4‐16 清华大学微电子所 42Multi‐phase Clock Gen.NPG:沿触发负脉冲产生利用多个单脉冲产生电路合成多相时钟电路一 路电路二 路SNPG:单次沿触发负脉冲产生脉冲产生电路的顺序触发控制COMP+XORMulti‐phase Clock Gen.NPG:沿触发负脉冲产生 触发负脉冲产生电原理图 信号时序电路原理 电路原理：SNPG:单次沿 单次沿触发负脉冲产生 发负脉冲产1. 由N个SNPG构成； 2. 每个SNPG贡献一个负脉冲 3. 移位寄存器链控制依次产生N个负脉冲 4. 通过多输入与门合成多相时钟CKCMulti‐phase Clock Gen.ia ib GCNPG0 f1:Comparason phase QB COMP Q CKC S0 R0. . .ia ibVDDS1 NPG RkRDY XORANDD Q DFF Sk ck Qii oo. . .AND . . .TRGCNPGk f1 Sk+1 f1 Rk+1NPG： 上升沿触发负脉冲 产生器 GCNPG： 门控单次上升沿触 发负脉冲ia ib GCNPGk+1. . .=VDDSk SN-1 RN-1SNia ib GCNPGN-1电原理图电路原理、信号时序与上一页胶片中的电路类似，区别在于移位控制电路 的实现方式 优点：参与高频翻转的电路节点少，功耗低 缺点：单bit转换周期多一个AND门的门延迟Single step conversion loopSk的沿恰好在输出Q有效窗口内， 可用于触发锁存与D/A转换 CKC上升沿走 一圈的时间：tloop = tcomp + t xor + t and 2 + t dff + t npg + t andn = t npg + t andn − t dff − tor = TR + t andn − t dff tloop − t dac = tcomp + t xor + t and 2 + 2t dff + torDAC的建立时间： t dac 需优化的时间：4‐bit设计例子• SAR结构– 电荷重分布 型DACAN ND¾异步逻辑由 异步逻辑由一个时钟沿触发 个时钟沿触发 ¾异步控制逻辑自动产生后续的所有脉冲2013‐4‐16 清华大学微电子所 47ANDANDAN ND• 1个动态比 较器 • 异步控制逻 辑NPMulti‐phase Clock Gen.什么电路可以无需外部时 钟，自主产生多相时钟？振荡器！实际电路 思路： 1. 用环振自主产生时钟； 2. 用门控信号控制时钟的 周期数； 电路特点： 1. 单bit转换环路最简洁，无DFF 延迟，可以实现最高速度 2. 需要增加类似于移位寄存器这 样的电路来产生数据锁存时钟门控环振模型时序控制 路 时序控制电路顺序控制电路 1. 利用与非门与触发 器配合产生顺序翻 转的状态信号S1, S2, … 2 利用f1, 2. f1 S1, S1 S2, S2 …合 成顺序选通信号 SC1, SC2, … 3 利用顺序选通信号， 3. 利用顺序选通信号 将每步比较结果分 别锁存，用于产生 DAC开关控制信号 信号时序图比较器输出的锁存Low power designDFF接收全部时钟脉冲DFF接收一半时钟脉冲DFF接收一个时钟脉冲低功耗逻辑设计： 1. 尽量减少高频翻转的节点 2. 采用动态逻辑顺序控制电路一个单元电 路的动态逻辑实现注：延迟反相电路，可由奇数个反相器串联而成。