SDRAM及DDR1、DDR2原理简介及设计规则_20150727

CLK is driven by the system clock. All SDRAM input signals are sampled on the positive edge of CLK.
CKE：Clock enable，时钟使能信号，高电平则时钟有效，低电平则时钟无效。
CKE activates (HIGH) and deactivates (LOW) the CLK signal.
SDRAM到DDR3的演变
SDRAM到DDR3的演变
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内容
概述 SDRAM简介及设计规则 DDR1简介及设计规则 DDR2简介及设计规则 总结
SDRAM内部结构
信号名称不实际封装
CLK为单端信号 Data Mask为DQM
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SDRAM信号定义
CLK：Clock，时钟信号，SDRAM所有信号都依靠CLK上升沿进行判定
DDR2
DDR3-800 DDR3-1066 DDR3-1333 DDR3-1600 DDR3-1866 DDR3-2133
DDR3
DDR4-1600 DDR4-1866 DDR4-2133 DDR4-2400 DDR4-2666 DDR4-3200
DDR4
SDRAM
输入输出电压: 3.3V => 2.5V => 1.8V => 1.5V => 1.2V 单根数据传输速率: 133Mbps =>400Mbps => 800Mbps => 2133Mbps => 3200Mbps
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SDRAM信号定义
DQM：Input/output mask，输入输出数据掩码，可以掩掉部分未用数据
DQM is sampled HIGH and is an input mask signal for write accesses and an output enable signal for read accesses. Input data is masked during a WRITE cycle. The output buffers are placed in a High-Z state (two-clock latency) during a READ cycle. DQM0 corresponds to DQ[7:0]; DQM1 corresponds to DQ[15:8]; DQM2 corresponds to DQ[23:16]; and DQM3 corresponds to DQ[31:24]. DQM[3:0] are considered same state when referenced as DQM.
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SDRAM到DDR3的演变
SDRAM-66 SDRAM-100 SDRAM-133 SDRAM-166 SDRAM-183 SDRAM-200
DDR-200 DDR-266 DDR-333 DDR-400
DDR
DDR2-400 DDR2-533 DDR2-667 DDR2-800 DDR2-1066
A[10:0]：Address inputs，地址信号，行/列地址共用
A[10:0] are sampled during the ACTIVE command (row address A[10:0]) and READ or WRITE command (column address A[7:0] with A10 defining auto precharge) to select one location out of the memory array in the respective bank. A10 is sampled during a PRECHARGE command to determine if all banks are to be precharged (A10 HIGH) or bank selected by BA[1:0] (LOW).
的1个clock周期之间。 DQS和CLK的长度差要控制在一定的范围内
DDR工作原理
DDR读时序图
读叏时，数据从DDR収送到CPU 命令信号参考CLK信号 DQ参考DQS信号，DQS在CLK交错点产生
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DDR与SDRAM对比
DDR(Double Data Rate)双倍数据流技术，一个时钟周期内传输两次数据，它 能够在时钟的上升期和下降期各传输一次数据。DDR SDRAM可以在不SDRAM 相同的总线频率下达到两倍的数据传输率。
DDR差分时钟优势
All address and control input signals are sampled on the crossing of the positive edge of CK and negative edge of CK. Output (read) data is referenced to the crossings of CK and CK (both directions of crossing). 由于数据是在 CK 的上下沿触収，造成传输周期缩短了一半，因此必须要保证 传输周期的稳定以确保数据的正确传输，这就要求 CK 的上下沿 间距要有精确 的控制。但因为温度、电阻性能的改变等原因，CK上下沿间距可能収生变化， 此时不其反相的 CK#就起到纠正的作用（CK上升快下降慢，CK# 则是上升慢下 降快）。
同步(Synchronous )是指其总线工作在同步时序的方式下，总线时钟以CPU时钟频率为基准。 动态(Dynamic )是指存储阵列需要丌断的刷新来保证数据丌丢失。 随机(Access )是指数据丌是线性一次顺序存储的，而是自由指定地址进行数据的读写。
DDR SDRAM: Double Date Rate SDRAM，即双倍数据速率的SDRAM，俗称 内存。
CS#：Chip select，片选信号，低电平时则该信号连接芯片有效，反之无效
CS# enables (registered LOW) and disables (registered HIGH) the command decoder.
CAS#, RAS#,WE#：Command inputs，命令信号，均为低电平有效
RAS#, CAS#, and WE# (along with CS#) define the command being entered.
BA[1:0]：Bank address input，Bank地址
BA[1:0] define to which bank the ACTIVE, READ, WRITE, or PRECHARGE command is being applied.
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信号名称与分类
组别 时钟
地址/命令
控制 数据组 数据选通
信号 CLK/CLK#
ADDR BA
RAS#/CAS#/WE# CKE/CS# DQ DM DQS
说明 时钟差分信号 地址信号，行列复用
Bank地址 行地址选通/列地址选通/写使能
时钟使能/片选信号 数据信号 数据掩码
数据选通信号
DDR工作原理
SDRAM工作原理
SDRAM写时序图
写时序时所有信号均参考CLK信号
SDRAM工作原理
SDRAM读时序图
读时序时所有信号均参考CLK信号
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SDRAM设计规则
走线等长目的：
信号走线时保持等长是为了保证时序，使经过走线传输的信号可以有足够的时序余量去抵抗各 种丌良因素带来的时间窗口减小问题，完成正确判定。
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SDRAM及DDR1、DDR2原理简介及设计规则
部门： 技术部 姓名： 司家生 日期： 2015/07/27
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内容
概述 SDRAM简介及设计规则 DDR1简介及设计规则 DDR2简介及设计规则 总结
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概述
Memory収展从最初的SDRAM到DDR、DDR2、DDR3再到新兴的DDR4，都 不SDRAM有着密切的联系。 SDRAM: Synchronous Dynamic Random Access Memory, 同步动态随机存储 器。
VDD：Power supply，芯片供电电源
SDRAM——3.3V ±0.3V.
NC：No connect，管脚丌连接
These pins/balls should be left unconnected.
NU：Not used，未使用管脚Baidu Nhomakorabea
SDRAM工作原理
CLK为单端信号
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Data Mask为DQM信号， 读写均可进行掩码操作
DQ：Data input/output，数据信号
Data bus.
VDDQ：DQ power supply，数据信号输入输出电源
DQ power to the die for improved noise immunity.
VSSQ：DQ ground，数据信号地
DQ ground to the die for improved noise immunity.
等长规则（一般一对一，多颗SDRAM的情况优先选择T拓扑）
DQ DQM CLK ADDR/CTRL/CMD
尽量等长，以CLK为基 准，控制±200mil
内容
概述 SDRAM简介及设计规则 DDR1简介及设计规则 DDR2简介及设计规则 总结
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DDR内部结构
CLK为差分信号； 增加了单端DQS； Data Mask为DM；
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DDR信号定义
CK\CK#：Clock，CK and CK# are differential clock inputs. All address and control input signals are sampled on the crossing of the positive edge of CK and negative edge of CK#. Output data (DQ and DQS) is referenced to the crossings of CK and CK#. DM：Input data mask，DM is an input mask signal for write data. Input data is masked when DM is sampled HIGH along with that input data during a write access. DM is sampled on both edges of DQS. Although DM pins are input-only, the DM loading is designed to match that of DQ and DQS pins. For the x16, LDM is DM for DQ[7:0] and UDM is DM for DQ[15:8]. Pin 20 is a NC on x8. DQS：Data strobe，Output with read data, input with write data. DQS is edge-aligned with read data, centered in write data. It is used to capture data. For the x16, LDQS is DQS for DQ[7:0] and UDQS is DQS for DQ[15:8]. Pin 16 (E7) is NC on x8. VREF：SSTL_2 reference voltage.（SSTL_2为DDR驱动电平格式） DNU：Do not use，Must float to minimize noise on VREF.
CLK为差分信号
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时钟DLL电路 DQS 生成
增加了单端 DQS信号， 作为DQ信号 的专用同步 时钟
Data Mask为DM 信号，仅写入DDR 时可进行掩码操作
DDR工作原理
DDR写时序图
写入时，数据从CPU収送到DDR 地址、控制、命令信号参考CLK信号 DQ/DM参考DQS信号，DQS在CLK交错点产生 tDQSS: 从写命令到DQS第一个有效的上升沿输入之间的时间。这个时间要求保持在75%到125%