版图实验报告(完美版)
两级运算放大器的版图设计(版图设计实验报告)
版图设计实验报告一、实验名称：两级运算放大器的版图设计二、实验目的：1、掌握模拟CMOS集成电路的设计方法2、掌握模拟CMOS集成电路的版图设计方法三、实验要求：1、设计对象为单端输出的两级运算放大器电路，其性能为：（1）、负载电容为CL=15pf，负载电阻为RL=100K欧；（2）、电源VDD=5V；（3）、增益带宽积CBW大于40MHZ；（4）、增益AVO大于80DB；（5）、相位裕都PM大于65；（6）、输入摆幅大于3V，输出摆幅尽量大；2、查阅相关资料，学习模拟CMOS集成电路版图的设计技巧3、完成两级运算放大器的版图设计，注意版图的对称性和隔离的设计，完成版图的DRC 验证；4、要求设计的版图满足电路的功耗，性能，功能，面积合理，美观。
四、设计对象仿真后MOS管的宽长比如下图：备注：电阻：R1为180欧电容：C1为2.62pf五、实验步骤1、观察模型文件（.SCS文件）或通过对CMOS管点单电路的DC分析并查看MOS管的直流工作点参数，得到PMOS，NMOS的基工艺参数（TOX，Cox，VthN，VthP等）2、确定具体的设计方案3、在schematic中画出电路图4、开始设计电路的版图5、修改版图，使之通过DRC验证6、优化版图使面积合理、美观六、实验结果面积：120*180=22680（um）七、实验心得第二次做版图设计，相较上次的实习难度提升了些许，最关键的是即将步入工作的我们重拾了那些被淡化和遗忘的知识，重新刷新脑子，和团队紧密合作，细致的分工，相互的监督和检验，我们一步步的完成脑中的想法，在有限的时间内完成老师的作业，这让我们感觉就是在工作间里。
然而每一步的前进总是让我们明白我们的不足和问题，知识的模糊，对版图设计的有限了解，粗糙的设计，迟钝的软件操作，这些都让我们反思了很久也想了很多，无论如何，经过了再一次的版图设计，我还是能够感到自己的进步，无论是对知识的理解还是对学习知识的渴求，而后者让我感到格外珍贵。
本科生课-集成电路版图设计-实验报告
西安邮电大学集成电路版图设计实验报告学号：XXX姓名：XX班级：微电子XX日期：20XX目录实验一、反相器电路的版图验证1)反相器电路2)反相器电路前仿真3)反相器电路版图说明4)反相器电路版图DRC验证5)反相器电路版图LVS验证6)反相器电路版图提取寄生参数7)反相器电路版图后仿真8)小结实验二、电阻负载共源放大器版图验证9)电阻负载共源放大器电路10)电阻负载共源放大器电路前仿真11)电阻负载共源放大器电路版图说明12)电阻负载共源放大器电路版图DRC验证13)电阻负载共源放大器电路版图LVS验证14)电阻负载共源放大器电路版图提取寄生参数15)电阻负载共源放大器电路版图后仿真16)小结实验一、反相器电路的版图验证1、反相器电路反相器电路由一个PMOS、NPOS管，输入输出端、地、电源端和SUB 端构成，其中VDD接PMOS管源端和衬底，地接NMOS管的漏端，输入端接两MOS管栅极，输出端接两MOS管漏端，SUB端单独引出，搭建好的反相器电路如图1所示。
图1 反相器原理图2、反相器电路前仿真通过工具栏的Design-Create Cellview-From Cellview将反相器电路转化为symbol，和schemetic保存在相同的cell中。
然后重新创建一个cell，插入之前创建好的反相器symbol，插入电感、电容、信号源、地等搭建一个前仿真电路，此处最好在输入输出网络上打上text，以便显示波形时方便观察，如图2所示。
图2 前仿真电路图反相器的输入端设置为方波信号，设置合适的高低电平、脉冲周期、上升时间、下降时间，将频率设置为参数变量F，选择瞬态分析，设置变量值为100KHZ，仿真时间为20u，然后进行仿真，如果仿真结果很密集而不清晰可以右键框选图形放大，如图3所示。
图3 前仿真结果3、反相器电路版图说明打开之前搭建好的反相器电路，通过Tools-Design Synthesis-Laout XL新建一个同cell目录下的Laout文件，在原理图上选中两个MOS管后在Laout中选择Create-Pick From Schematic从原理图中调入两个器件的版图模型。
(实习报告)集成电路版图设计的实习报告
（实习报告）集成电路版图设计的实习报告关于在深圳菲特数码技术有限公司成都分公司从事集成电路版图设计的实习报告一、实习单位及岗位简介(一)实习单位的简介深圳菲特数码技术有限公司成立于2005年1月，总部位于深圳高新技术产业园。
深圳市菲特数码技术有限公司成都分公司于2007年10月在成都设立研发中心,位于青羊工业集中发展区B区12栋2楼。
菲特数码技术有限公司员工总人数已超过50人，其中本科以上学历占90%。
菲特公司拥有一支集嵌入式系统、软件技术、集成电路设计于一体的综合研发团队，其核心人员均是来自各个领域的资深专家，拥有多年成功研发经验，已在手持多媒体，车载音响系统，视频监控等多个领域有所斩获。
菲特公司以自有芯片技术为核心原动力，开展自我创新能力，并于2006年申请两项技术专利，且获得国家对自主创新型中小企业扶持的专项资金。
主要项目电波钟芯片设计及方案开发;视频专用芯片设计及监控摄像头方案开发、监控DVR方案开发;车载音响系统方案开发;网络电视、网络电话方案开发。
(二)实习岗位的简介集成电路版图设计是连接设计与制造工厂的桥梁，主要从事芯片物理结构分析、版图编辑、逻辑分析、版图物理验证、联系代工厂、版图自动布局布线、建立后端设计流程等。
版图设计人员必须懂得集成电路设计与制造的流程、原理及相关知识，更要掌握芯片的物理结构分析、版图编辑、逻辑分析、版图物理验证等专业技能。
集成电路版图设计的职业定义为:通过EDA设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII数据。
通常由模拟电路设计者进行对模拟电路的设计，生成电路及网表文件，交由版图设计者进行绘制。
版图设计者在绘制过程中需要与模拟电路设计者进行大量的交流及讨论，这关系到电路最终的实现及最终芯片的性能。
这些讨论涉及到电流的走向，大小;需要匹配器件的摆放;模块的摆放与信号流的走向的关系;电路中MOS 管、电阻、电容对精度的要求;易受干扰的电压传输线、高频信号传输线的走线问题。
比较器的版图设计实验报告
实验报告：比较器的版图设计与实现1. 实验目的1.1 了解Schematic设计环境；1.2 掌握比较器电路原理图输入方法；1.3 掌握比较器电路的版图绘制方法；1.4 掌握版图DRC、LVS验证及仿真方法。
2. 实验内容：1）、比较器的电路及仿真：○1局部电路图：完整电路图○2激励信号（以表格的形式给出）Function DCvoltage/V Voltage1/VVoltage2/VPeriod/SPulsewidth/SVdd dc 1.8 \ \ \ \ gnd dc 0 \ \ \ \ INP sin \ 0.9 -0.9 1000n \ INN sin \ 0.9 -0.9 600n \ P1D pulse 1.8 0 \ 400n 200n ○3电路图的仿真结果。
2）、比较器的版图及仿真：○1版图（写出版图的面积）局部版图版图面积大约为:10*10=100 um2 完整版图版图面积大约为:25*35=875 um2 ○2版图的后仿提取网表○3激励信号（以表格的形式给出）Function DCvoltage/V Voltage1/VVoltage2/VPeriod/SPulsewidth/SVdd dc 1.8 \ \ \ \ gnd dc 0 \ \ \ \ INP sin \ 0.9 -0.9 1000n \ INN sin \ 0.9 -0.9 600n \ P1D pulse 1.8 0 \ 400n 200n○4版图的仿真结果。
3、收获与感悟：通过这次比较器的实验，我不仅能够熟练地使用软件进行layout，还能考虑电路的面积、器件的匹配等因素进行版图的绘制。
这次实验中，我这设计比较器时，考虑了P1、P2、P3、P4以及N5、N6的匹配问题，用了指装交叉的设计思路，大大缩小了版图的面积，并且减小了一些寄生参数的影响，使电路的性能得到了优化。
这次实验完成后，我在做整个比较器设计的时候，我再次对前两次设计的原件进行了一些修改，主要是优化了面积，改善了输入输出端的位置，使我能在布局比较器的时候更方便。
完整word版图的应用的实验报告
实验六图的应用及其实现一、实验目的1．进一步功固图常用的存储结构。
2．熟练掌握在图的邻接表实现图的基本操作。
3．理解掌握AOV网、AOE网在邻接表上的实现以及解决简单的应用问题。
二、实验内容[题目一]：从键盘上输入AOV网的顶点和有向边的信息,建立其邻接表存储结构,然后对该图拓扑排序,并输出拓扑序列. 试设计程序实现上述AOV网的类型定义和基本操作,完成上述功能。
测试数据：教材图7.28[题目二]：从键盘上输入AOE网的顶点和有向边的信息,建立其邻接表存储结构,输出其关键路径和关键路径长度。
试设计程序实现上述AOE网类型定义和基本操作,完成上述功能。
测试数据：教材图7.29三、实验步骤㈠、数据结构与核心算法的设计描述基本数据结构：#define TRUE 1#define FALSE 0#define OK 1#define ERROR 0#define INFEASIBLE -1typedef int Status; /* Status 是函数的类型,其值是函数结果状态代码，如OK 等*/#define INFINITY INT_MAX //定义无穷大∞#define MAX_VERTEX_NUM 20typedef int VertexType;typedef int InfoType;typedef struct ArcNode // 表结点定义{InfoType info;int adjvex; //邻接点域，存放与Vi邻接的点在表头数组中的位置ArcNode *nextarc; //链域，指示依附于vi的下一条边或弧的结点，}ArcNode;typedef struct VNode //表头结点{int data; //存放顶点信息struct ArcNode *firstarc; //指示第一个邻接点}VNode,AdjList[MAX_VERTEX_NUM];typedef struct { //图的结构定义顶点向量// vertices; AdjListint vexnum, arcnum;int Isquan;//是否含有权值} MGraph;typedef struct{int *top;int *base;int stacksize;}Sqstack;typedef int ElemType;Status Initstack(Sqstack &s){s.base=(int*)malloc(sizeof(int)*25);if (!s.base)return ERROR;s.top=s.base;s.stacksize=25;return OK;}int indegree[MAX_VERTEX_NUM];int ve[MAX_VERTEX_NUM];//e各顶点的最早发生时间int vl[MAX_VERTEX_NUM];//各顶点发生的最晚发生时间调用的函数Status Initstack(Sqstack &s)Status Pop(Sqstack &s,int &e)//若栈不空，则删除S的栈顶元素，//用e返回其值，并返回OK；否则返回ERRORint Push(Sqstack &s,int &e)int StackEmpty(Sqstack s) //若栈为空栈，则返回TRUE,否则返回FLASEStatus CreateGraph(MGraph &G)void Display(MGraph &G) /* 输出图G的信息 */void FindDegree(MGraph g,int indegree[]) //对=图中的各个顶点的入度进行统计，并将第i //个顶点的入度数放入indegree[i]int LocateVex(MGraph G,VertexType u)/* 初始条件: 图G 存在,u 和G 中顶点有相同特征*//* 操作结果: 若G 中存在顶点u,则返回该顶点在图中位置;否则返回-1 */Status ToopologicalSort (MGraph g)//对图进行拓扑排序，并输出拓扑排序的结果Status ToopologicalOrder (MGraph g,Sqstack &T)//拓扑序列关键路径Status CriticalPath(MGraph g,Sqstack T)//可用函数的调用关系图说明）㈡、函数调用及主函数设计（．void main(){MGraph g;Sqstack T;函Main:\n; 潣瑵?创建图CreateGraph(g);创建图:\n; 输出图的信息潣瑵?Display(g);:\n; 拓扑排序潣瑵?求最小路径ToopologicalSort(g); 输出图信息拓扑排序\n; 潣瑵?求关键历经：ToopologicalOrder(g,T);CriticalPath(g,T);}程序调试及运行结果分析㈢）在创建图的过程中需要考虑输入的方便，这就需要标记根据用户选择是（1否需要输入权值，选择不需要权值时就不会有关权值信息的操作。
版图实验报告
版图实验报告姓名：xxxxx学号：xxxxxxx专业：xxx题目:针对IO的缓冲器版图设计参考课程教学中互连部分的有关讲解，根据下图所示，假设输出负载为5PF，单位宽长比的PMOS等效电阻为31KΩ，单位宽长比的NMOS等效电阻为13KΩ；假设栅极和漏极单位面积（um2）电容值为1fF，假设输入信号IN、EN为理想阶跃信号。
与非门、或非门可直接调用LEDIT标准单元库，在此基础上，设计完成输出缓冲部分，要求从输入IN到OUT的传播延迟时间尽量短，可满足30MHz时钟频率对信号传输速度的要求（T=2T P）。
要求：实验报告要涵盖分析计算过程，Out常用于IO的三态缓冲器题目分析：由于与非门、或非门可直接调用LEDIT标准单元库，所以本设计的关键在于后级反相器的设计上（通过调整反相器版图的宽长比等），以满足题目对电路延时的要求。
设计思路分析可知：由于输入信号IN和是理想的阶跃信号，所以输入的延时影响不用考虑。
所以计算的重点在与非门和或非门的延时，以及输出级的延时。
对于与非门，或非门的延时，由于调用的是标准单元，所以它的延时通过提取标准单元的尺寸进行估算，输出级的尺寸则根据延时的要求进行设计。
计算过程：（1）全局延时要求：30MHz 的信号的周期为，T=33ns ；全局延时T p 的取值要求，T p <21T=16.7ns ； （2）标准单元延时的计算：所用到的标准单元如图所示：与非门的和或非门的晶体管的尺寸为，L=2um ，W=28um ，漏极的长度为 L D =6um 。
其pmos 和nmos 采用的是等尺寸的管子。
Pmos 导通电阻Rp=31k Ω/（228）=2.3k Ω Nmos 导通电阻Rn=13k Ω/（228）=0.93k Ω 栅极的寄生电容为C=F f 1282⨯⨯=56fF漏极的寄生电容为C=F f 1286⨯⨯=168fF 我们需要计算上下拉网络的延迟时间，以找到最坏路径的延时，从而确定这一级的延时。
集成电路版图实习报告
集成电路版图实习报告青岛科技⼤学本科毕业实习（报告）实习地点：__________________________________实习名称：__________________________________指导教师__________________________学⽣姓名__________________________学⽣学号_________________________________________________________院（部）____________________________专业________________班___2011___年 ___⽉ _19_⽇0708040207 信息学院集成电路设计与集成系统 072 3 青软实训集成电路版图设计尺⼨的上限以及掩膜版之间的最⼤套准偏差，⼀般等于栅长度的⼀半。
它的优点是版图设计独⽴于⼯艺和实际尺⼨。
2、以微⽶为单位也叫做“⾃由格式”：每个尺⼨之间没有必然的⽐例关系，以提⾼每⼀尺⼨的合理度。
⽬前⼀般双极集成电路的研制和⽣产，通常采⽤这类设计规则。
在这类规则中，每个被规定的尺⼨之间，没有必然的⽐例关系。
这种⽅法的好处是各尺⼨可相对独⽴地选择，可以把每个尺⼨定得更合理，所以电路性能好，芯⽚尺⼨⼩。
缺点是对于⼀个设计级别，就要有⼀整套数字，⽽不能按⽐例放⼤、缩⼩。
在本次实习中，使⽤的设计过则是Winbond的HiCMOS 0.5um 3.3V LOGIC DESIGN RULES, 其process route 为C054FI.。
3、集成电路版图设计⼯具著名的提供IC 版图设计⼯具的公司有Cadence、、Synopsys、Magma、Mentor。
Synopsys 的优势在于其逻辑综合⼯具，⽽Cadence和Mentor则能够在设计的各个层次提供全套的开发⼯具。
在晶体管级和基本门级提供图形输⼊⼯具的有Cadence的composer、Viewlogic公司的viewdraw。
LDMOS版图设计实验_第三次实验报告
半导体功率器件与智能功率IC实验学生姓名：田瑞学号：201422030143指导教师：乔明一、实验室名称：211楼803 工作站二、实验项目名称：半导体功率器件与智能功率IC实验——LDMOS器件版图设计实验三、实验原理：首先，设计版图的基础便是电路的基本原理，以及电路的工作特性，硅加工工艺的基础、以及通用版图的设计流程，之后要根据不同的工艺对应不同的设计规则，一般来说通用的版图设计流程为：1．制定版图规划记住要制定可能会被遗忘的特殊要求清单2．设计实现考虑特殊要求及如何布线创建组元并对其进行布3．版图验证执行基于计算机的检查和目视检查，进行校正工作最终步骤工程核查以及版图核查版图参数提取与后仿真完成这些之后需要特别注意的是寄生参数噪声以及布局等的影响，具体是电路而定，在下面的实验步骤中会体现到这一点。
IC设计与制造的主要流程四、实验目的：掌握版图设计的基本理论。
掌握版图设计的常用技巧。
掌握定制集成电路的设计方法和流程。
熟悉Cadence Virtuoso Layout Edit软件的应用学会用Cadence软件设计版图、版图的验证以及后仿真熟悉Cadence软件和版图设计流程，减少版图设计过程中出现的错误。
五、实验内容：结合LDMOS的版图文件，完成LDMOS器件的版图绘制。
六、实验器材（设备、元器件）：CADENCE软件七、实验步骤：LDMOS的版图文件nwell 16400 8000pwell1 10 7000pwell2 70 34003550 40504220 45204740 49905250 54705770 59206350 8000poly 20400 18005000 7400nimplant 20400 74007700 8000pimplant 10 7700omicont 20300 07000900 7600metal 20 20004800 8000nitride 20 06006300 8000八、实验数据及结果分析：整体版图版图下部分别为：源端pad，漏端pad以及栅极pad九、实验结论：通过实验，了解LDMOS器件的版图设计，熟悉CADENCE软件的使用。
D锁存器版图设计实验报告(DOC)
第一章：绪论1.1 简介1.1.1 集成电路集成电路版图设计是电路系统设计与集成电路工艺之间的中间环节。
通过集成电路版图设计，将立体的电路系统转变为二维平面图形。
利用版图制作掩模板，就可以由这些图形限定工艺加工过程，最终还原为基于半导体材料的立体结构。
以最基本的MOS器件为例，工艺生产出的器件应该包含源漏扩散区、栅极以及金属线等结构层。
按照电路设计的要求，在版图中用不同图层分别表示这些结构层，画好各个图层所需的图形，图形的大小等于工艺生产得到的器件尺寸。
正确摆放各图层图形之间的位置关系，绘制完成的版图基本就是工艺生产出的器件俯视图。
器件参数如MOS管的沟道尺寸，由电路设计决定，等于有源区与栅极重叠部分的尺寸。
其他尺寸由生产工艺条件决定，不能随意设定。
在工艺生产中，相同结构层相连即可导电，而不同结构层之间是由氧化层隔绝的，相互没有连接关系，只有制作通孔才能在不同结构层之间导电。
与工艺生产相对应的版图中默认不同图层之间的绝缘关系，因此可以不必画氧化层，却必须画各层之间的通孔。
另外，衬底在版图设计过程中默认存在，不必画出。
而各个N阱、P阱均由工艺生产过程中杂质掺杂形成，版图中必须画出相应图形。
1.1.2 版图设计基本知识版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。
版图设计得好坏，其功能正确与否，必须通过验证工具才能确定。
版图的验证通常包括三大部分：设计规则检查(DRC)、电学规则检查(ERC)和版图与电路图对照(LVS)。
只有通过版图验证的芯片设计才进行制版和工艺流片。
设计规则的验证是版图与具体工艺的接口, 因此就显得尤为重要, Cadence 中进行版图验证的工具主要有dracula和diva。
Dracula 为独立的验证工具, 不仅可以进行设计规则验证(DRC) , 而且可以完成电学规则验证(ERC)、版图与电路验证(LV S)、寄生参数提取(L PE) 等一系列验证工作, 功能强于Diva。
版图实验总结1
——CMOS集成电路版图实验报告目录1.反相器版图实验 (003)2.与非门版图实验 (004)3.或非门版图实验 (006)4.二选一数据选择器（基于与非门） (007)5.二选一数据选择器（基于传输门） (009)实验一反相器版图实验1、打开L-Edit程序2、另存新文件：选择File---Save As命令，打开“另存为”对话框，在“保存在”下拉表框中选择存储目录，在“文件名”文本框中输入新的文件名。
3、取代设定：选择File----Replace Setup命令，将出现一个对话框，单机Form file下拉列表框右侧的Browser按钮，并选择light.tdb文件，在单击确定。
4、再按照要求画出pmos，如下图：5、按照要求画出nmos，如下图：6、接着对画好的版图进行DRC检查。
7、再新建一个Layout文件，命名为inv.tdb,把mos.tdb下的nmos和pmos拷贝到inv.tdb目录下，在放置到版图中，进行DRC检查。
8、接着就是画出p_bulk，如下图：9、然后画出n_bulk，如下图：10、然后把各部分放到一张版图上，进行连接，然后进行DRC检查，如下图：11、然后将图导出，生成网表文件，接着用T-spice打开，进行模拟。
对模拟的量添加命令，如下：.include "E:\Program Files\Tanner\tanner\TSpice70\models\ml2_125.md"M1 Y A GND GND NMOS L=2u W=5uM2 Y A Vdd Vdd PMOS L=2u W=5u.tran/op 2n 80n method=bdf.print tran v(A) v(Y)vdc1 Vdd GND 5vpulse1 A GND PULSE (0 5 0 2n 2n 8n 20n).END仿真波形图如下：实验二与非门版图实验1、打开L-Edit程序2、另存新文件：选择File---Save As命令，打开“另存为”对话框，在“保存在”下拉表框中选择存储目录，在“文件名”文本框中输入新的文件名。
版图设计实验报告
版图设计实验报告————————————————————————————————作者: ————————————————————————————————日期:实验报告册课程名称：集成电路版图设计教程姓名:学号:院系：专业:ﻩﻩ教师：20１6年５月15 日实验一：ＯP电路搭建一、实验目的:１．搭建实体电路。
2.为画版图提供参考。
3.方便导入网表。
4.熟悉使用cadｅｎce。
二、实验原理和内容：根据所用到的ｍｎ管分析各部分的使用方法，简化为几个小模块,其中有两个差分对管。
合理运用匹配规则，不同的ＭOS管可以通过打孔O来实现相互的连接。
三、实验步骤:1.新建设计库。
在→library；在naｍe输入自己的学号;右边选择：atｔcｈto……；选择sｔo２→ＯK。
然后在tｏols→lｉbｒary manager下就可看到自己建的库。
2．新建CellVieｗ。
在→CeｌlＶｉｅｗ;celｌ栏输入OP,type→选择ｌaｙｏｕｔ。
3.加器件。
进入自己建好的电路图，选择快捷键I进行调用器件。
MO Ｓ管,在browse下查找ｓto2，然后调用出自己需要的器件。
4.连线。
注意：若线的终点没有别的电极或者连线，则要双击左键才能终止画线。
一个节点只能引出３根线。
无论线的起点或是终点，光标都应进入红色电极接电。
5.加电源,和地符号。
电源Vdｄ和地Ｖss的符号在analｏglib库中选择和调用,然后再进行连线。
（可以通过Q键来编辑器件属性，把实验规定的ＭOS管的widtｈ和leｎgｔh数据输入，这样就可以在电路图的器件符号中显示出来) 6.检查和保存。
命令是cｈｅｃk aｎd sａvｅ。
(检查主要针对电路的连接关系:连线或管脚浮空,总线与单线连接错误等）如果有错和警告,在‘sｃhemａtiｃ cheｃk’中会显示出错的原因,可以点击查看纠正。
（画完后查看完整电路按快捷键F，连线一定要尽量节约空间，简化电路)四、实验数据和结果:导出电路网表的方法：新建文件OP,→OP（library bｒｏｗｓｅr 选NAＮD2）,ＮANＤ.ｃｄｌ，Analog √由于电路图老师已经给了我们,所以直接调用即可：调用的电路图如下所示:接着进入下一步:直接进入导入网表步骤:五、实验总结：１.在老师讲解后，基本掌握了电路的基本画法，知道如何建立一个库,并调用库里面的器件,然后进行连接。
版图实验报告 - 副本
电子科技大学成都学院实验报告册课程名称：版图设计实验姓名：学号：院系：微电子技术系专业：教师：2011 年12 月25 日实验一、欠压保护电路的原理图搭建一、实验目的：1、熟悉Cadence软件的作用和工作站的用法，为学习版图设计打下基础；2、学习电路图的画法，为后面版图的设计做准备；3、通过原理图搭建的过程，让同学们明白电路的工作原理，以及养成细心的好习惯。
二、实验原理和内容：原理：将在新建库中调用出来的所需元件按照电路图连接起来。
内容：1、新建原理图库图库；2、绘制欠压保护电路原理图；3、将其生成网表CDL文件。
三、实验步骤：1、新建电路图库进入Cadence系统，在CIW命令解释窗口，选命令File—New—Library.....新建电路图库QYBH，在对话框右边选择第二项——添加已有的技术文件。
如图1.1所示图1.12、同样在CIW命令解释窗口选择File—New—Cellview.....新建单元0117，在Librara Name项选择刚已建立的图库QYBH，Tool项选择Virtuoso，现在建立为后面画版图做准备。
如图1.2所示图1.23、添加基本库和模拟库，为画电路图做准备基本库路径：/eda_tools/cadence/update-ic5141/tools.lns86/dfii/etc/cdslib/basic模拟库路径：/eda_tools/cadence/update-ic5141/tools.lns86/dfii/etc/cdslib/artist/analoglib如图1.3所示图1.34、执行步骤2，在Tool项选择Composer—Schematic，设置完成后出现“Virtuoso Schematic Editing”即电路图编辑窗。
如图1.4所示图1.44、在电路图编辑窗内按i键（Add Instance的快捷键），点击框中的Browse按钮，在CSMC05MS库Cell 中选取自己需要的电路元件，在View中选择spectre，如图1.5所示图1.5选中调出来的单个器件，按Q键，能够修改其宽长等属性，如图1.6所示图1.6将所调出来的单个器件按电路图连接起来，W是连线快捷键。
天津大学版图设计实验报告
天津大学版图设计实验报告实验一：学会使用版图设计软件设计基本单元一、试验目的和要求1.了解集成电路版图设计的相关知识和一般流程2. 学会使用版图设计EDA工具如Tanner-layout Editor软件进行版图绘制3. 设计基本的反相器、与非门等基本单元的版图二、实验过程1.打开Ledit软件,进入L-EDIT交互式图形编辑介面；2.进入File/New建立新创建图形文件的文件名shuo;3.层的设置：根据版图绘制所需工艺，在Layers设置中定义所需要的层的名称、形状、颜色等。
在这个过程中，为每一层命名一个有意义的名称是十分必要的，这将为以后的绘图过程、省下很多麻烦。
层的设置1）P阱区（黄色框）2）有源区光刻（绿色）ACTIVE3）多晶硅区光刻（红色）POLY4）P沟道MOSFET光刻，（黑色框）P-Diffusion5）N沟道MOSFET光刻，（紫色框）N- Diffusion6）源、漏、栅区引线孔光刻（黑色）CONTACT铝引线光刻（蓝色）METAL17）一些辅助层如:网格层GRID LAYER8）错误层Error Layer9）采用系默认设置4.建立新单元(Cell)进入Cell/New建立新创建图形原始单元名not、nand、nor、CP 等5.进行DRC检查及修改（具体设置详见试验二）三、版图设计最终结果图实验二：版图设计规则检查一、试验目的和要求1.深入理解和掌握版图设计的规则2.设计D触发器基本单元的版图3.学会使用该软件进行版图设计规则检查二、实验过程1.设计规则的内容与作用设计规则是集成电路设计与制造的桥梁。
如何向电路设计及版图设计工程师精确说明工艺线的加工能力，就是设计规则描述的内容。
这些规定是以掩膜版各层几何图形的宽度、间距及重叠量等最小容许值的形式出现的。
设计规则本身并不代表光刻、化学腐蚀、对准容差的极限尺寸，它所代表的是容差的要求。
版图设计规则（DRC检查）1）P阱之间间距20um2）P阱对有源区的最小覆盖10um3）有源区最小宽度10 um，有源区最小间距10 um4）多晶硅最小宽度5 um，多晶硅条的最小间距5um5）离子注入区对有源区的最小覆盖10 um6）铝引线孔、接触孔大小7.5 um *7.5 um7）铝条最小宽度10um，铝条最小间距10 um8）铝条对引线孔的最小覆盖2.5 um9）引线孔距扩散区最小距离5 um10）引线孔距多晶硅的最小距离5 um11）多晶硅对引线孔最小覆盖2.5 um12）多晶硅extension有源区5um注：未规定尺寸的MOS器件尺寸为：P-MOSFET宽长比20/1，N-MOSFET宽长比10/1。
集成电路版图实习报告
青 岛 科 技 大 学 本 科 毕 业 实 习 （报 告）实习地点：__________________________________实习名称：__________________________________指导教师__________________________学生姓名__________________________学生学号_________________________________________________________院（部）____________________________专业________________班___2011___年 ___月 _19_日0708040207 信息学院 集成电路设计与集成系统 072 3 青软实训 集成电路版图设计尺寸的上限以及掩膜版之间的最大套准偏差，一般等于栅长度的一半。
它的优点是版图设计独立于工艺和实际尺寸。
2、以微米为单位也叫做“自由格式”：每个尺寸之间没有必然的比例关系，以提高每一尺寸的合理度。
目前一般双极集成电路的研制和生产，通常采用这类设计规则。
在这类规则中，每个被规定的尺寸之间，没有必然的比例关系。
这种方法的好处是各尺寸可相对独立地选择，可以把每个尺寸定得更合理，所以电路性能好，芯片尺寸小。
缺点是对于一个设计级别，就要有一整套数字，而不能按比例放大、缩小。
在本次实习中，使用的设计过则是Winbond的HiCMOS 0.5um 3.3V LOGIC DESIGN RULES, 其process route 为C054FI.。
3、集成电路版图设计工具著名的提供IC 版图设计工具的公司有Cadence、、Synopsys、Magma、Mentor。
Synopsys 的优势在于其逻辑综合工具，而Cadence和Mentor则能够在设计的各个层次提供全套的开发工具。
在晶体管级和基本门级提供图形输入工具的有Cadence的composer、Viewlogic公司的viewdraw。
版图设计实验报告
版图设计实验——三输入与或非门的版图实现一、实验要求1、熟悉UNIX基本命令的使用2、了解Cadence软件的使用方法3、掌握半导体集成电路的设计规则4、能够实现基本CMOS集成电路的版图设计二、实验内容使用Cadence Tools实现三输入或与非门（C=)(）电路的版图+F∙AB设计,并实现其设计规则检查（DRC）和电路图与版图一致性对照检查（LVS）。
三、实验设备计算机（内含UNIX系统），Cadence Tool四、实验原理及电路结构分析实验要求实现三输入或与非门电路的版图，则首先要分析此或与非门的电路结构，根据集成电路的有关知识，实现这样的电路，如果使用全互补CMOS集成电路的话，要使用至少6个晶体管，其中NMOS管3个，PMOS管3个。
由于电路结构要求输出函数为C+(，因此根据CMOS集成电路的=)F∙AB设计规则：NMOS逻辑块接地，PMOS逻辑块接高电平，且对NMOS逻辑块，遵循“与串或并”的规律；对PMOS逻辑块，遵循“与并或串”的规律。
：逻辑电路图如下：根据NMOS、PMOS逻辑块电路的设计规则得到晶体管级电路图如下：该电路图实现的逻辑功能 A B C管子工作状态 输出C B A F ∙+=)( 0 0 0 P 管导通；N 管截止 10 0 1 t1、t2导通，t3截止；t4导通，t5、t6截止 10 1 0 t1、t2截止，t3导通；t4、t5、t6截止 10 1 1 t1、t2、t3截止；t4、t5导通，t6截止 01 0 0 t1、t2截止，t3导通；t4、t5、t6截止 11 0 1 t1、t2、t3截止；t4、t6导通，t5截止 01 1 0 t1、t2截止，t3导通；t4、t5、t6截止 11 1 1 P 管截止；N 管道通0 在初步分析了电路的结构和逻辑功能之后，接下来就是要具体的进行该电路的版图设计工作了，首先要明确几个概念。
1、版图设计规则。
主要有两种，一种是微米（um-microm ）设计规则，它是一种以微米为单位的直接描述版图的最小允许尺寸，是一种绝对单位的设计规则；另一种是λ为单位的设计规则，该规则是一种相对单位，若某工艺的特征尺寸为A ，则m A μλ2=，规定最小线宽为λ2，其它最小允许尺寸均表示为λ的整数倍。
IC版图设计实训报告
集成电路版图设计一、实验目的1．熟悉cadence的基本操作2．学会搭建电路3．学会根据版图设计规则设计版图4．学会根据DRC，LVS检查并改正错误5．掌握版图设计的一些常用技巧二、实验内容①布局：安排各个晶体管、基本单元、复杂单元在芯片上的位置。
②布线：设计走线，实现管间、门间、单元间的互连。
③尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（连线宽度）以及晶体管与互连之间的相对尺寸等。
④版图编辑（Layout Editor ）:规定各个工艺层上图形的形状、尺寸和位⑤布局布线（Place and route ）：给出版图的整体规划和各图形间的连接。
⑥版图检查（Layout Check ）：设计规则检验（DRC,Design Rule Check）、电气规则检查（ERC,Electrical Rule Check）、版图与电路图一致性检验（LVS,Layout Versus Schematic ）。
版图设计规则如下：三、实验要求版图（layout）是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。
版图设计是创建工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置的过程。
其设计目标有以下三方面：（1）满足电路功能、性能指标、质量要求；（2）尽可能节省面积，以提高集成度，降低成本；（3）尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。
四、实验步骤（1）Linux中打开cadence注意要在lab 文件夹下打开（2）新建设计库并连接工艺库（3）新建电路图并搭建此次设计两个电路的版图BUF1 和AO121（4）新建版图（layout）文件，根据电路图布局布线画好版图BUF1版图AO121版图（5）DRC设计规则检查（6）LVS版图电路图一致性检查四、实验总结通过三天的版图培训学习，对IC版图设计有了更深的认识和了解，以下这三天的实验总结：1.Linux基本操作：基本指令：1.打开目录：cd 目录2.列出文件：ls3.复制文件：cp文件一文件二4.打开cadence : Icfb &5.移动文件：mv文件一文件一目录2. 版图绘制：（1）准备工作：option—display—最小精度选0.05；按F3—选择—orthogonal上下左右平行移动(2) PMOS版图绘制：a、有源区T0绘制：选中图层T0，按R，点击图层起点，松开鼠标拖动图层到终点，按K标尺选择图层上下宽度为4.2um。
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图 1-9 带隙基准源的电路原理图 10、完成电路图后按 X 键检查和保存，无错误后退出；
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11、回到 ic6151 界面，依次选择 File->Export->CDL,弹出 CDL Out 界面，个参数如图 1-10 所பைடு நூலகம்；
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实验二： 带隙基准源电路的版图设计
一、实验目的： 1、熟悉 Linux 系统基本命令并学会使用同时熟练画 layout 的一些快捷方式； 2、掌握半导体集成电路的设计规则； 3、掌握半导体集成电路的布局布线； 4、掌握使用 Cadence Virtuoso 版图编辑软件进行模拟 IC 版图布局设计； 5、掌握如何根据电路图提取网表，从而进行 LVS 检查验证； 6、学会使用 cadence 工具对所画版图进行 DRC 验证，确保版图符合工艺设计规则； 7、学会如何看 DRC 和 LVS，以便对错误进行修改。 二、实验原理和内容： 1、设计规则： （1）同层金属之间的距离是 0.6us （2）不同电位的阱间距是 4us （3）在对差分对和电流镜的匹配时，用的共质心的原则 （4）对于电流镜和差分对这类敏感模块要用 guardring （5）对于电阻要加 dummy 2、原理：Virtuoso Layout Editor 是一种基于 LINUX 系统的 EDA 工具，用于集成电路版图 设计。该工具可以进行 DRC 和 LVS 检查验证，DRC（设计规则检查）即查看所画版图是否符 合工艺设计规则，只有通过 DRC 检查，版图才能在现有工艺条件下实现；LVS（版图和电路 图一致性比较）即查看版图是否和电路图一致，只有通过 LVS 检查，版图才能在电学特性和 电路所要实现的功能上和原电路保持完全一致。本实验利用 Cadence 画出电路原理图，然 后进行检查与验证； 3、内容：首先根据已经知道的电路原理图分析其那些器件需要匹配，将匹配的器件画在一 起，分成若干个版图模块。带隙基准源大致分为：电流镜模块，分压电阻模块，差分对模块 以及剩下的单个电阻； 4、需要用到的快捷键： F2 保存 C 键 复制 F 键 满屏 M 键 移动工具 Shift+M 合并工具 K 键 标尺工具 L 键 标签工具
图 1-4 新建库 5、在 Name 栏填入 BOVS，在 Technology File 栏选择 Attach to an existing technology library,再点击 OK 确定，如图 1-5 所示；
图 1-5 New Library 界面 6、在 Attach Library to Technology Library 界面选择 CSMC05MS,在点击 OK 确定，如图 1-6 所示；
图 1-6 连接技术库
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7、在 ic6151 界面依次点击 File->New->Cellview 弹出 New File 对话框，如图 1-7 所示； 图 1-7 新建单元视图
8、在 Library 栏选择 BOVS，在 New File 界面的 Name 栏填入 top，Type 栏填入 Schematic， 点击 OK 确定，弹出 Schematic Editor 界面如图 1-8 所示；
图 1-10 virtuoso CDL Out 界面 12、导出成功如图 1-11 所示；
图 1-11 网表导出成功提示 四、实验数据和结果： 导出的正确的带隙基准源电路的网表（top.cdl)： ************************************************************************ * auCdl Netlist: * * Library Name: BOVS * Top Cell Name: top * View Name: schematic * Netlisted on: Dec 29 16:19:49 2012 ************************************************************************
图 2-1 新建终端 4、输入 virtuoso&回车，进入 ic6151 界面，如图 2-2 所示；
图 2-2 ic6151 界面 5、在 ic6151 界面依次点击 File->New->Cellview 弹出 New File 对话框，如图 2-3 所示；
图 2-3 新建单元视图 6、在 Library 栏选择 BOVS，在 New File 界面的 Name 栏填入 mirr1，Type 栏填入 Layout， 点击 OK 确定，如图 2-4 所示；
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Shift+P 多边形工具 Q 键 图形对象属性 I 键 调用模块 S 键 移动 Shift+C 裁切 TO 有源区 TB N 阱 GT poly 层 三、实验步骤： 1、认真分析电路图，了解电路结构构成及电路工作原理； 2、先将电路原理图中的器件划分为若干个模块：反相器、电流镜、差分对管、分压电阻； 3、进入 Linux 后，进入 home/design0118/CSMC 目录，新建终端，如图 2-1 所示；
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MM5 net50 net12 net51 vcc! NP W=1u L=25u M=1 MM4 net51 net12 net53 vcc! NP W=1u L=25u M=1 MM3 net53 net12 net52 vcc! NP W=1u L=25u M=1 MM2 net52 net12 net19 vcc! NP W=1u L=25u M=1 MM1 net19 net12 vcc! vcc! NP W=20u L=1u M=4 MM0 net12 pn_chip vcc! vcc! NP W=1u L=10u M=1 MM21 vref net28 vssa! vssa! NN W=13u L=3u M=3 MM18 net28 net23 vssa! vssa! NN W=12u L=8u M=1 MM17 net23 net23 vssa! vssa! NN W=12u L=8u M=1 MM16 vssa! net23 vssa! vssa! NN W=12u L=8u M=5 MM15 net18 net18 net48 vssa! NN W=8u L=12u M=2 MM14 net49 net18 net47 vssa! NN W=8u L=12u M=2 MM9 net49 net13 vssa! vssa! NN W=3u L=1u M=1 MM8 net12 pn_chip vssa! vssa! NN W=6u L=1u M=1 MM7 net13 vref vssa! vssa! NN W=30u L=1u M=4 QQ3 vssa! vssa! net31 P2 M=1 $EA=100p QQ2 vssa! vssa! net44 P2 M=8 $EA=100p QQ1 vssa! vssa! net46 P2 M=8 $EA=100p QQ0 vssa! vssa! net48 P2 M=1 $EA=100p RR4 net44 net38 130K $[RH] RR3 net38 vref 309K $[RH] RR2 net31 vref 309K $[RH] RR1 net28 net45 100K $[RH] RR0 net47 net46 140K $[RH] CC1 net45 vref 1.1936p $[CP] M=1 CC0 net19 net49 1.1936p $[CP] M=1 .ENDS 五、实验总结： 1、了解了带隙基准源的电路原理； 2、学会了如何用 Cadence 搭建电路图； 3、学会了对电路模块的认识； 4、在绘制 schematic 的时候，如果不仔细，错误和警告会不断地出现，因此我懂得了如何
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*.BIPOLAR *.RESI = 2000 *.RESVAL *.CAPVAL *.DIOPERI *.DIOAREA *.EQUATION *.SCALE METER *.MEGA .PARAM
*.GLOBAL vssa!
+
vcc!
*.PIN vssa! *+ vcc!
************************************************************************ * Library Name: BOVS * Cell Name: top * View Name: schematic ************************************************************************
图 1-1 IC Design 图标 2、选择自己的服务器，填入正确的用户名和密码，如图 1-2 所示；
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图 1-2 欢迎界面 3、进入 Linux 后，进入 home/design0118/CSMC 目录，新建终端，输入 virtuoso&，进入 ic6151 界面如图 1-3 所示；
图 1-3 ic6151 界面 4、依次点击 File->New->Library,进入 New Library 界面，如图 1-4 所示；
.SUBCKT top pn_chip vref *.PININFO pn_chip:I vref:O MM20 net23 net38 net25 net25 NP W=12u L=6u M=2 MM19 net28 net31 net25 net25 NP W=12u L=6u M=2 MM13 vref net49 net19 vcc! NP W=2u L=6u M=10 MM12 net25 net49 net19 vcc! NP W=2u L=6u M=1 MM11 net18 net49 net19 vcc! NP W=2u L=6u M=1 MM10 net49 net49 net19 vcc! NP W=2u L=6u M=1 MM6 net13 net12 net50 vcc! NP W=1u L=25u M=1