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多功能数字钟 课件设计
基础课程设计——多功能数字钟院系：物理与电气工程学院专业：电气工程及其自动化年级：2009级时间：2011-12-10多功能数字钟电路设计与制作摘要数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。
数字钟适用于自动打铃、自动广播，也适用于节电、节水及自动控制多路电器设备。
它是由数子钟电路、定时电路、放大执行电路、电源电路组成。
为了简化电路结构，数字钟电路与定时电路之间的连接采用直接译码技术。
具有电路结构简单、动作可靠、使用寿命长、更改设定时间容易、制造成本低等优点。
从有利于学习的角度考虑，这里主要是以中小规模集成电路设计数字钟的方法。
1系统原理框图数字钟电路系统由主体电路和扩展电路两大部分组成。
其中，主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展部分。
该系统的工作原理是：振荡器产生的稳定高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲。
秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照“24翻1”的规律计数。
计数器的输出经译码器送显示器。
计时出现误差时可以用校时电路进行校时、校分。
扩展电路必须在主体电路正常运行的情况下才能进行功能扩展。
其整体系统框图如图1。
图1 多功能数字钟系统组成框图⑴555振荡器电路：555振荡器电路给数字钟提供一个频率稳定准确的1KHz的方波信号，可保证数字钟的走时准确及稳定。
⑵分频器电路：分频器电路将1KHZ的高频方波信号经74LS90分频后得到1Hz的方波信号供秒计数器进行计数。
分频器实际上也就是计数器。
⑶时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，时个位和时十位计数器为24进制计数器。
多功能数字钟
电子技术课程设计多功能数字钟学院：专业、班级：姓名：学号：指导老师：2008年12月目录1、设计任务与要求 (2)2、总体框图 (2)3、选择器件 (2)4、功能模块 (3)（1）时钟记数模块 (3)（2）整点报时驱动信号产生模块 (6)（3）八段共阴扫描数码管的片选驱动信号输出模块 (7)（4）驱动八段字形译码输出模块 (9)5、总体设计电路图 (10)（1）仿真图 (10)（2）电路图 (11)（3）管脚图 (11)6、设计心得体会 (12)一、设计任务与要求1、具有时、分、秒记数显示功能，以24小时循环计时。
2、要求数字钟具有清零、调节小时、分钟功能。
3、具有整点报时，整点报时的同时LED灯花样显示。
二、总体框图多功能数字钟总体框图如下图所示。
它由时钟记数模块（包括hour、minute、second 三个小模块）、驱动8位八段共阴扫描数码管的片选驱动信号输出模块（seltime）、驱动八段字形译码输出模块（deled）、整点报时驱动信号产生模块（alart）。
系统总体框图三、选择器件网络线若干/人、共阴八段数码管6个、蜂鸣器、hour(24进制记数器)、minute(60进制记数器)、second(60进制记数器)、alert(整点报时驱动信号产生模块)、seltime(驱动8位八段共阴扫描数码管的片选驱动信号输出模块)、deled(驱动八段字形译码输出模块)。
四、功能模块多功能数字钟中的时钟记数模块、驱动8位八段共阴扫描数码管的片选驱动信号输出模块、驱动八段字形译码输出模块、整点报时驱动信号产生模块。
(1) 时钟记数模块：<1.1>该模块的功能是：在时钟信号（CLK）的作用下可以生成波形；在清零信号（RESET）作用下，即可清零。
VHDL程序如下：LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour isport(clk,reset:in std_logic;daout:out std_logic_vector(5 downto 0));end entity hour;architecture fun of hour issignal count:std_logic_vector(5 downto 0);begindaout<=count;process(clk,reset)beginif(reset='0') thencount<="000000";elsif(clk' event and clk='1') thenif(count(3 downto 0)="1001") thenif(count<16#24#) thencount<=count+7;else count<="000000";end if;elsif(count<16#23#) thencount<=count+1;else count<="000000";end if;end if;end process;end fun;<1.2>VHDL程序如下：LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minute isport(clk,clk1,reset,sethour:in std_logic;enhour:out std_logicdaout:out std_logic_vector(6 downto 0));end entity minute;architecture fun of minute issignal count:std_logic_vector(6 downto 0); begindaout<=count;process(clk,reset,sethour)beginif(reset='0') thencount<="0000000";elsif(sethour='0') thenenhour<=clk1;elsif(clk' event and clk='1') thenif(count(3 downto 0)="1001") thenif(count<16#60#) thenif(count="1011001") thenenhour<='1';count<="0000000"; else count<=count+7;end if;elsecount<="0000000";end if;elsif(count<16#60#) thencount<=count+1;enhour<='0';elsecount<="0000000";end if;end if;<1.3>VHDL程序如下：LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY second ISPORT(clk,reset,setmin:IN STD_LOGIC;enmin:OUT STD_LOGIC;daout:out std_logic_vector(6 downto 0)); END entity second;ARCHITECTURE fun OF second ISSIGNAL count:STD_LOGIC_VECTOR(6 downto 0); BEGINdaout<=count;process(clk,reset,setmin)beginif(reset='0') thencount<="0000000";elsif(setmin='0')thenenmin <=clk;elsif(clk'event and clk='1')thenif(count(3 downto 0)="1001")thenif(count<16#60#)thenif(count="1011001")thenenmin<='1';count<="0000000";ELSE count<=count+7;end if;elsecount<="0000000";end if;elsif(count<16#60#)thencount<=count+1;enmin<='0';elsecount<="0000000";end if;end if;end process;END fun;（2）整点报时驱动信号产生模块该模块功能：在时钟信号（CLK）的作用下可以生成波形，SPEAK输出接扬声器，以产生整点报时发声。
数电课程设计-数字电子钟PPT课件
3 设计方案的选择与论证
数字电子钟系统框图如下:
图3.1 数 字 电 子 钟 系 统 框 图
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3 设计方案的选择与论证
3.1) 时间脉冲产生电路
振荡器是数字钟的核心。振荡器的稳定度及频率的 精确度决定了数字钟计时的准确程度。
由集成逻辑门与RC组成的时钟源振荡器或由集成 电路定时器555与RC组成的多谐振荡器作为时间 标准信号源。
本实验中采用4040来构成分频电路。CD4040计数 为最高为12级2进制计数器，可以将32767HZ的信 号先分频为8HZ，再分为1HZ的信号。如图4.1所示 ，可以直接实现振荡和分频的功能。
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4 电路设计计算与分析
4.2) 时、分、秒计数器
数字钟的计数电路用两个六十进制计数电路和24进 制计数电路实现的。
数字电子钟设计目的数字电子钟设计目的设计任务和要求设计任务和要求设计方案的选择与论证设计方案的选择与论证电路设计计算与分析电路设计计算与分析元器件明细表元器件明细表11掌握数字钟的设计掌握数字钟的设计22熟悉集成电路的使用方法熟悉集成电路的使用方法11显示显示时时分分秒22可以可以2424小时制或小时制或1212小时制小时制
本设计校时电路是将各个位上的使能端引出接一个 单刀双掷开关，一端（1端）接低位的进位信号，另 一端（2端）接校时电路。校正某位上的时间时，可 以将相应位的开关接到2端，通过拨动校时电路就能 实现校时功能。
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3 设计方案的选择与论证
3.5) 整点报时电路
一般时钟都应具备整点报时电路功能，即在时间出 现整点前数秒内，数字钟会自动报时，以示提醒。
J2是时校正开关。不校正时，J2开关是连接上面的 ，即连接正常计数。当校正时位时，首先截断正常的 计数通路，然后再进行人工出触发计数加到需要校正 的计数单元的输入端，校正好后，再转入正常计时状 态即可。
多功能数字钟——校时闹钟之欧阳家百创编
电子电路综合实验报告欧阳家百（2021.03.07）——多功能数字钟设计目录设计理念2设计要求3设计目的3设计要求4总体设计概要4振荡器电路4输出波形仿真图如图所示5分频器电路5时间计时单元的设计5译码与显示电路的设计6校时电路的设计6方案一：7方案二：8定时控制电路的设计8·电子系统中常见实际问题的分析9面包板和芯片的测试9时间计数电路的连接与测试9校正电路9主要芯片介绍10主体电路的装调10时钟结果仿真12面包板的使用及注意事项12实验用到的器件13设计理念20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。
数字钟已成为人们日常生活中：必不可少的必需品，广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。
由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确、性能稳定、集成电路有体积小、功耗小、功能多、携带方便等优点，，因此在许多电子设备中被广泛使用。
电子钟是人们日常生活中常用的计时工具，而数字式电子钟又有其体积小、重量轻、走时准确、结构简单、耗电量少等优点而在生活中被广泛应用，因此本次设计就用数字集成电路和一些简单的逻辑门电路来设计一个数字式电子钟，使其完成时间及星期的显示功能。
本次设计以数字电子为主，分别对1S时钟信号源、秒计时显示、分计时显示、小时计时显示、整点报时及校时电路进行设计，然后将它们组合，来完成时、分、秒的显示并且有整点报时和走时校准的功能。
并通过本次设计加深对数字电子技术的理解以及更熟练使用计数器、触发器和各种逻辑门电路的能力。
电路主要使用集成计数器、译码集成电路、LED数码管及各种门电路和基本的触发器等，电路使用5号电池共电，很适合在日常生活中使用。
多功能数字钟设计
port map(clk=>clk1s,clr=>disable,en=>s_mh_en,count=>s_mh);
SET_H: counter
generic map( count_value => 23)
port map(clk=>clk1s,clr=>disable,en=>s_h_en,count=>s_h);
architecture rtl of TIMER is
Begin
定义语句区
End rtl;
功能描述（并发描述语句）
㈠时钟信号生成功能部分
signal clk1s: std_logic; --1s计数时钟
signal cnt: std_logic_vector( 9 downto 0);
signal dy : std_logic; --整点报时控制时钟，50’’、52”、54”、56”、 58” generat_1s_clock: PROCESS (scanclk)
h<=c_h when set = '0' else s_h; hh<=1 when h>=10 and h<20 else
2 when h>=20 else 0; hl<=(h-0) when h<10 else (h-10) when h>=10 and h<20 else (h-20);
㈢闹表计时功能描述
signal s_ml_en , s_mh_en, s_h_en : std_logic; 定义语句区
signal s_mh,: integer range 0 to 5;
signal s_ml: integer range 0 to 9;
多功能数字钟电路设计【PPT课件】PPT课件
3取27晶68振构频Hz的成率，频因振越率其荡高为内器,计电时路精。度一2越2J般M高T 来。说,振荡1R50器k的
部有15级2分频集
成电路，所以输出
32768Hz
端正好可得到1Hz 的标准脉冲
C1 3/22pF
C2 20pF
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1. 振荡器的设计
＋5V R1 2k
如果精度要求 不高也可以采用第
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三、主体电路的设计与装调
主体电路是由功能部件或单元电路 组成的。在设计这些电路或选择部件时, 尽量选用同类型的器件,如所有功能部件 都采用TTL集成电路或都采用CMOS集成 电路。整个系统所用的器件种类应尽可 能少。下面介绍各功能部件与单元电路 的设计。
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1. 振荡器的设计
子手如表图集所成示振电为路荡电（器是数字钟的1 核心。振荡1器 vo 体如振5C荡7的钟0器2）稳计电中路定时的，度的晶常及准频 确率 程的 度精,通R确常F 度选决用定石了英数晶字体
Q3
7 4 L S 9 0 (3 )
C P A C P B R 0(1) R 9(1)
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四、功能扩展电路的设计
定时控制电路的设计 仿广播电台正点报时电路的设计 报整点时数电路的设计 触摸报整点时数电路的设计
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1. 定时控制电路的设计
例 要求上数午字7钟时在59指分定发的出时闹刻时发信出号信,持号续, 时间 为1分或钟驱。动音响电路“闹时”;或对某 解 7时装5置9的分电对源应进数行字接钟通的或时断个开位“计控数器的状态 为(Q制3Q”2Q。1Q 0)H1=0111,分十位计数器的状态 为(Q3Q2Q不1Q管0)是M2闹=0时10还1是,分控个制位,都计要数求器时的状态为 (Q3Q间2Q准1Q确0)M,即1=信10号01的。开若始将时上刻述与计持数续器时输出为 “1”的间所必有须输满出足端规经定过的与要门求电。路去控制音响电 路,可以使音响电路正好在7点59分响,持续1分 钟后(即8点时)停响。
数字钟PPT课件
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74LS161计数器功能表
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计数
输入计 计数器输出 对应 输入计 计数器输出 对应
数脉冲 顺序
QD
QC
QB
QA
十进 制数
数脉冲 顺序
QD
QC
QB
QA
十进 制数
0 0000 0 8 1000 8 1 0001 1 9 1001 9 2 0 0 1 0 2 10 1 0 1 0 10 3 0 0 1 1 3 11 1 0 1 1 11 4 0 1 0 0 4 12 1 1 0 0 12 5 0 1 0 1 5 13 1 1 0 1 13 6 0 1 1 0 6 14 1 1 1 0 14
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注意事项
在调试时，应分阶段连接调试，一步一步地进 行。例如，先连接好个位的十进制计数器，电 路工作正确后，再接十位的计数器。两者都正 常后，再将60进制计数器连接起来。采用这种 步步为营的接线和调试方法（称为自下而上）， 能较容易地发现问题并排除故障。
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六十进制计数器（显示秒或分）
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24进制计数器（显示小时）
用74LS00
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内容
1. 检查译码显示电路的功能。 2. 测试74LS161计数器的功能。 3. 分别连接10进制和6进制计数器。 4. 连接60进制和24进制计数器。
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检查译码显示电路的功能
实验中A、B、C、D
悬空，P、L、T可悬
L
空，但最好接高电平。
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分别连接10进制和6进制计数器
多功能数字钟——时分秒之欧阳语创编
电子电路综合实验设计报告——多功能数字钟的设计目录目录2一．实验目的3二．设计要求3三．总体设计概要3四．单元电路设计44.1振荡器电路44.2分频器电路74.3 时间计时单元的设计94.4译码与显示电路的设计134.5校时电路的设计154.6定时控制电路的设计174.7方案一整体电路图184.8 模块接线图及仿真结果184.8.1用ＥＷＢ软件绘制的单元接线图184.8.2单元模块仿真214.8.3整体仿真22五.测试结果分析23六．面包板23七．设计过程中出现的问题25八.实验用到的器件25一．实验目的（1）加深对数字电子技术的理论知识的理解，结合实践进一步加深对单元电路基本功能的掌握和应用。
（2）通过具体数字电路模型，掌握一种常用电子电路仿真的软件，使学生能利用所学理论知识完成实际电路的设计、仿真和制作。
（3）掌握数字钟的基本知识以及所用数字钟相关芯片的功能及使用方法。
（4）了解面包板结构及其接线方法。
（5）熟悉数字钟电路的设计与制作。
二．设计要求本课题是设计一个多功能数字钟，准确计时，以数字形式显示，时、分、秒的时间；小时的计时要求为“12翻1”，分和秒的计时要求为60进位。
三．总体设计概要数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。
由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。
通常使用石英晶体振荡器电路构成数字钟。
数字钟电路系统的组成方框图如下。
四．单元电路设计4.1振荡器电路芯片介绍：555定时器引脚功能：V i1（TH）：高电平触发端，简称高触发端，又称阈值端，标志为TH。
V i2（TR）：低电平触发端，简称低触发端，标志为TR。
V CO：控制电压端。
V O：输出端。
Dis：放电端。
Rd：复位端。
低触发：当输入电压V i2<31V CC 且V i1<32V CC 时，V TR =0，V TH =0，比较器C 2输出为低电平，C 1输出为高电平，基本RS 触发器的输入端S =0、R =1，使Q ＝1，Q ＝0，经输出反相缓冲器后，V O ＝1，T 截止。
LED数码管数字钟ppt课件
CLR TR1 ;关闭定时器T1 CLR ET1 ;关定时器T1中断 SETB TR0 ;开启定时器T0 SETB ET0 ;开定时器T0中断（计时开始） LJMP START1 ;跳回主程序 SET1: LCALL DISPLAY ;键释放等待时调 用显示程序（调分） AJMP SET2 ;防止键按下时无时钟显示 SET3: LCALL DISPLAY ;等待调分按键时 时钟显示用
SETB EA ;总中断开放 SETB ET0 ;允许T0中断 SETB TR0 ;开启T0定时器 MOV R4,#14H ;1秒定时用初值（50MS×20） START1: LCALL DISPLAY ;调用显示子程 序 JNB P3.7,SETMM1 ;P3.7口为0时转时间调 整程序 SJMP START1 ;P3.7口为1时跳回START1 SETMM1: LJMP SETMM ;转到时间调整程 序SETMM
N
按键>0.5S?
Y
Y
分调整闪烁标志清零
Y
按键释放?
N 调显示子程序
关闭显示，进入省电模式
调显示子程序
调显示子程序
加1分 N
分>60? Y
分计时单元清零
退出调整模式
;当调时按键按下时进入此程序 SETMM: cLR ET0 ;关定时器T0中断 CLR TR0 ;关闭定时器T0 LCALL DL1S ;调用1秒延时程序 JB P3.7,CLOSEDIS ;键按下时间小于1秒， 关闭显示（省电） MOV R2,#06H ;进入调时状态，赋闪烁定时 初值 SETB ET1 ;允许T1中断 SETB TR1 ;开启定时器T1 SET2: JNB P3.7,SET1 ;P3.7口为0（键未释 放），等待 SETB 00H ;键释放，分调整闪烁标志置1 SET4: JB P3.7,SET3 ;等待键按下 LCALL DL05S ;有键按下，延时0.5秒 JNB P3.7,SETHH ;按下时间大于0.5秒转调 小时状态
多功能数字钟的设计任务介绍模板之欧阳与创编
课程设计任务书学生姓名：专业班级：指导教师：工作单位：信息工程学院题目: 多功能数字钟的设计仿真与制作初始条件：利用集成译码器、计数器、定时器、数码管、脉冲发生器和必要的门电路等数字器件实现系统设计。
（也可以使用单片机系统设计实现）要求完成的主要任务: （包括课程设计工作量及技术要求，以及说明书撰写等具体要求）1、课程设计工作量：1周内完成对多功能数字钟的设计、仿真、装配与调试。
2、技术要求：①设计一个数字钟。
要求用六位数码管显示时间，格式为00：00：00。
②具有60进制和24进制（或12进制）计数功能，秒、分为60进制计数，时为24进制（或12进制）计数。
③有译码、七段数码显示功能，能显示时、分、秒计时的结果。
④设计提供连续触发脉冲的脉冲信号发生器，⑤具有校时单元、闹钟单元和整点报时单元。
⑥确定设计方案，按功能模块的划分选择元、器件和中小规模集成电路，设计分电路，画出总体电路原理图，阐述基本原理。
3、查阅至少5篇参考文献。
按《武汉理工大学课程设计工作规范》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规范。
时间安排：1)第1-2天，查阅相关资料，学习设计原理。
2)第3-4天，方案选择和电路设计仿真。
3)第4-5天，电路调试和设计说明书撰写。
4)第6天上交课程设计成果及报告，同时进行答辩。
指导教师签名：年月日系主任（或责任教师）签名：年月日目录第一章绪论51.1 设计任务与要求51.2 方案设计与论证5第二章仿真软件介绍72.1 Multisim 11简介72.2 Multisim的特点82.3 如何用Multisim输入并编辑电路92.3.1 设置Multisim的通用环境变量92.3.2 取用元器件92.3.3 将元器件连接成电路10第三章多功能数字钟单元电路的设计113.1 数字时钟的译码显示电路113.2 计数器电路123.3 校时电路153.4 1Hz标准脉冲发生器163.5 整点报时电路183.6 闹钟电路19第四章多功能数字钟的仿真214.1 多功能数字钟的仿真设置214.2 仿真结果分析264.3 仿真过程中发现的问题27心得体会29参考文献31多功能数字钟的设计仿真与制作第一章绪论1.1设计任务与要求①设计一个数字钟。
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1、时、分计数器的设计
分计数器是模M=60的计数器 ➢其计数规律为00—01—…—58—59—00…
时计数器是一个24进制计数器 ➢其计数规律为00—01—…—22—23—00… ➢即当数字钟运行到23时59分时，分的个位 计数器再输入一个脉冲时，数字钟应自动 显示为00时00分。
2、在顶层电路中调用元件 符号bcd2seg7.sym到电路 中
进行如图所示的连接绘制
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五、EP1K30TC144-3 开发试验箱
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器 件 引 脚 与 资 源 连 接 对 照 表
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资源名称 时钟
数码管
六、电路编译与适配
（1）选择器件 a. 选择 AssignDevice 选项，弹出 Device 对话框。
b. 在 Device Family 下拉列表框中选择适 配器件的系列，在 Devices 中选择器件 的型号，然后单击 OK 按钮。
（本设计中选择FLEX1k系列的EP1k30TC144-3器件）
管脚的重新分配与定位
选择 MAX+PlusⅡFloorplan Editor选项，即可打开平 面（底层）编辑器窗口，出现如图所示的芯片管脚分配图。
芯片名称区 颜色图例
未赋值节点 和管脚显示
区
器件显示区
选中节点和 管脚区
这是由软件自动分配的，用户可根据需要随意改变管 脚分配，管脚的编辑过程如下。
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七段BCD译码电路1、BCD译码模块的介绍 数据选择器
8进制加法计数器
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2、设计中添加BCD译码模块的过程
1、将../BCD2SEG7/目录 下的文件copy到用户设计 项目目录下
b. 选择完下载文件后，单击 OK 确定，出现如图所示的编程界 面。
单击 Configure 按钮进行下载编程。
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实验任务
完成数字钟的时、分、秒计数器，并能级联显示。 完成数字钟的扩展功能：闹钟、仿电台、报整点 十字路口交通灯的设计 篮球30秒减法计数器设计
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➢ 时段控制
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二、多功能数字钟系统的组成框图
秒计数器计满60后 数字“小钟24时电进扩计路计行计制展数数系时 路的数”电器分向出 进统情器规路按计小现行由况的律必照数时主误校下输计须器计体差时才出在计数电时、能经主满器路可校实译体6进和以分现码0电位后扩用、功器路展校校能送正电时秒扩显常向电路展示运分两器计大数部器分进所位组成
进行再分配。 对管脚进行重新分配后，必须再编译一次，否则
下载后的管脚还是自动分配的状态。
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对器件的编程下载
a. 选择 MAX+PlusⅡProgrammer 选项，如果是第一次使用， 将出现如图所示的对话框。
硬件类型选择 “B21/3/6
CP
缺点：速度较慢 出现竞争冒险的可能性较大！
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三、多功能数字钟整点报时系统
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四、多功能数字钟校时系统
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五、多功能数字钟时段控制系统
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分个位 四、分B十C位D译码模块的介绍
时个位
七段译 码输出
时十位
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选择时钟
数码管 选择计 数器
管脚的编辑过程：
用鼠标左键按住欲分配的输入、输出端口并拖 到下面芯片的相应管脚上，然后松开，即可完成一 个管脚的重新分配。分配完后需重新编译。
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管脚重新分配时须注意的事项： 芯片上有些特殊功能的管脚（如GND、Global
CLK 等），进行管脚编辑时不能使用。 在器件选择时如果选择了Auto，则不允许对管脚
EDA实现多功能 数字钟
2021/3/6
一、实验任务：
用FPGA器件和EDA技术
实现多功能数字钟的设计
已知条件
基本功能
➢ MAX+Plus II软件 ➢ FPGA实验开发装置
➢ 校时、校分
基本功能
➢ 以数字形式显示时、分、 ➢ 仿电台报时
秒的时间；
➢ 小时计数器为24进制；
➢ 分计数器为60进制。
1 ＋VDD
CR
CC40161(1) D3 D2 D1 D0
CTT CP
10
654 3 2
654 3 2
CP
六十进制计数器
• 并行进位（同步） • 优点：速度较快； 缺点：较复杂
2021/3/6
构成多位计数器的级联方法
六十进制计数器: 串行进位（异步）
0 10 1
进
位
&
信
11 12 13 14
＋VDD
数码管选择 按键
蜂鸣器 发光二极管
CLK1 CLK2 CLK3 A8 B8 C8 D8 E8 F8 G8 SEL0 SEL1 SEL2 KEY0 KEY1 KEY2 KEYS0 KEYS1 KEYS2 FMQ LED
资源信号
管脚号 55 54 125 132 133 135 136 137 138 8 10 12 13 82 83 86 88 89 90 78 121
号
9 LD Q3 Q2 Q1 Q0 ETP 7
CC40161 ETT 10
CR 1
D3 D2 D1 D0 CP
654 3 2
优点：简单
1 00 1
& 11 12 13 14
＋VDD
9 LD Q3 Q2 Q1 Q0 ETP 7 CC40161 ETT 10 CR 1
D3 D2 D1 D0 CP
654 3 2
2021/3/6
构成多位计数器的级联方法
进
0 10 1
1 00 1
位 信
&
&
号
11 12 13 14
&
&
11 12 13 14
＋VDD
9 LD Q3 Q2 Q1 Q0 CTP 7
1 ＋VDD
CC40161(2)
CR D3 D2 D1 D0
CTT CP
10
9 LD Q3 Q2 Q1 Q0 CTP 7
c. 如果不对适配器件的型号进行选择，该软件将自动 选择适合本电路的器件进行编译适配。
2021/3/6
（2）编译适配 选择 MAX+plusⅡ\Compiler ，弹出 Compiler 窗口。
单击 Start 按钮开始编译并显示编译结果，生成*. sof下载文件。(此次操作必须使用时序编译)
2021/3/6