第21-2时序电路
第21章 触发器和时序逻辑电路
第二十一章 触发器和时序逻辑电路
第二节 JK触发器
CC4027是国产CMOS型集成边沿JK触发器，CP输入端 没有小圆圈表示触发器改变状态的时刻是在CP的上升沿(正跳 变)；异步输入端(直接置位、复位端)SD、RD为高电平有效。 特别注意：CMOS触发器的输入端不能悬空，必须通过电 阻接电源置为l。
第二十一章 触发器和时序逻辑电路
第三节 D触发器
• 例6-2 由一片双D触发器CC4013组成的移相电路如图所示， 可输出两个频率相同，相位差900的脉冲信号，已知CP波 形，试画出Q1和Q2端的波形，设F1和F2的初态为0。
0 1 0 1
Q1 Q2
0
1
第二十一章 触发器和时序逻辑电路
第四节 T触发器及各种触发器逻辑功能的相互转换 一、T触发器 T触发器是一种受控制的计数式触发器，也称为受控翻转触发器。
第二十一章 触发器和时序逻辑电路
本章提要 触发器是具有记忆功能、能存储数字信息的最常用的 一种基本单元电路。其特点：电路在某一时刻的输出 状态，不仅取决于当时输入信号的状态，而且与电路 的原始状态有关。当输入信号消失后，输入信号对电 路的影响将以新的输出状态保持在输出端。本章主要 讨论以下几个问题： 1. RS、JK、D、T、T′触发器的逻辑功能及各种触发器逻 辑功能的相互转换； 2. 寄存器、计数器的工作原理；
第一节 RS触发器
计数式触发器的空翻现象。
第二十一章 触发器和时序逻辑电路
第二节 JK触发器
结构及逻辑符号
第二十一章 触发器和时序逻辑电路
第二节 JK触发器
JK触发器的状态方程
Q n 1 JQ n KQ n
CP
真值表： J 0 0 1 K 0 1 0 Qn+1 Qn 0 1 Qn
数电（ＰＤＦ）
第6 章时序逻辑电路61时序逻辑电路的简介§ 6.1 时序逻辑电路的简介时序逻辑电路结构基本单元:触发器(基本逻辑门+反馈线基本单元: 触发器( 基本逻辑门+ 反馈线)具有记忆功能输入输出取决于以前的状态同步的异步的所有触发器在时钟脉冲的同一个边沿被触发1时序电路分类触发器不在同一时刻触发时序电路的结构:组合逻辑电路+ 触发器（存储单元）X Z组合逻辑电路X: 外部输入Z：外部输出wQ触发器电路W: 控制输入J, K, D, TW:控制输入--J K D TQ:触发器的状态Q: 触发器的状态2XZ各变量之间的关系:组合逻辑电路(,)Z F X Q =)输出方程触发器电路wQ(,W H X Q =1n nG W +=特征方程驱动方程(,)QQ 按照电路中输出变量是否和输入变量直接相关时序电路Mealy -type (米里型)输出Z Q n X3Moore -type (莫尔型)输出Z ~ Q n§6.2 同步时序电路的分析电路分析: 给定电路, 研究电路的原理，描述电路的功能.例1: 分析下图的同步时序电路1)输入控制输入X J 0, K 0, J 1, K 14输出状态ZQ 1 (高位), Q 0 (低位)列出方程n nn表示当前状态不能省略n 表示当前状态，不能省略状态图图例0nQ 1n Q 11n Q +10n Q +XZ 状态表X/ZQ 1Q 00101000 0 00 0 10 1 00110010/00100001 0 01 0 11100 1 1010010/01/01/11/01/00000101 1 01 1 100110/10/010对应一个CLK每条转换线对应着真值表中的行7每条转换线对应着真值表中的一行4) 电路功能0/0X/Z Q 1Q 001110/01/01/11/01/0000/10/010状态图的主循环：摸3的双向加法器X=0, M-3 加法器：Z ＝1，进位；顺时针循环X=1M 3减法器借位8X=1, M-3 减法器：Z ＝1，借位。
时序逻辑电路例题分析
Q0 Q1 Q2 Q3
Q4 Q5 Q6 Q37
CP1
CP CP0
74LS90(个位 ) S9A S9B R0A R0B
CP1 74LS90(十位 ) CP0 S9AS9B R0AR0B
5-1 第五章 时序逻辑电路设计例题
(1) 根据任务要求，确定状态图
001
011
010
QA、QB、QC分别表示三个绕组A、
/0
/0
(a) 有效循环
/0 010 101
/1
(b) 无效循环
6.时序图
CP
Q 0
Q1 Q2
Y
7.电路功能
有效循环的6个状态，称为六进制同步计数器。当对第6个脉
冲计数时，计数器又重新从000开始计数，并产生输出Y＝1。
8.自启动问题
如果无效状态构成循环，则一旦受到干扰，使得电路进入无效 状态，则电路就没有可能再回到有效状态，即不能在正常工作， 必须重起系统才能正常工作，此类电路不能自启动。
4.画出逻辑图：
J0 = Q1n K0 = 1
J1 = Q0n K1 = 1
Z = Q1nQ0n
FF0
1J
Q
FF1
1J
Q& Z
C1
C1
1 1K
1 1K
Q
Q
CP
5.检测自启动： 11 00
此电路能够自启动
例3 设计一个串行数据检测电路，当连续输入3个或3个以上1时， 电路的输出为1，其它情况下输出为0。例如： 输入X 101100111011110 输出Y 000000001000110
QA JA QAKA
计数脉冲CP
(7) 检验该计数电路能否自动启动。
第4章 时序逻辑电路
建立时间tsetup：输入信号D在时钟边沿到达前需稳定的时间
保持时间thold ：输入信号D在时钟边沿到达后需继续稳定的时间
20
2.4 D触发器
带使能端的D触发器：通过使能端EN信号来控制是否在时钟信号的触
发边沿进行数据的存储。
2选1
多路复用器
EN有效（=1） 选择外部D输入
EN无效（=0） 保持触发器当前的输出
D锁存器状态表、状态图和特征方程
状态转移表
D
Q*
0
1
0
1
D锁存器的时序图
特征方程：Q* = D（C=1）
状态图
D=1
D=0
0
1
D=1
D=0
D
C
Q
18
2.4 D触发器
由一对主、从D锁存器构成
主
D触发器符号
CLK
从
主锁存器
从锁存器
L
写入
不变
上升沿
锁存
开始写入
H
不变
写入
从锁存器只在时钟CLK的上升沿到来时采样主锁存器的输出QM的
• 输出逻辑模块G ：输出函数（现态和外部输入的逻辑函数）
Mealy型：输出依赖于当前状态和当前输入信号
Moore型：输出仅依赖于当前状态，和当前输入信号无关
输出=G(现态,输入)
标准脉冲信号
属于Mealy型时序逻辑电路
6
1.2 时序逻辑电路基本结构
Moore型：输出信号仅依赖于当前状态。
输出=G(现态)
在置位态下，若R输入变为高电平，则经过两级门延迟变为复位态
数字电子技术时序逻辑电路
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数字电子技术时序逻辑电路
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图5-3 4位寄存器74LS175的逻辑图
数字电子技术时序逻辑电路
2. 移位寄存器 移位寄存器不仅具有存储的功能，而且还有移位功能，可以 用于实现串、并行数据转换。如图5-4所示为4位移位寄存器 的逻辑图。
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数字电子技术时序逻辑电路
5.1.2 异步时序逻辑电路的分析方法
异步时序电路的分析步骤：
① 写时钟方程； ② 写驱动方程； ③ 写状态方程； ④ 写输出方程。
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数字电子技术时序逻辑电路
[例5-2]试分析图示时序逻辑电路的逻辑功能，列出状态转换 表，并画出状态转换图。
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数字电子技术时序逻辑电路
解：图5-7所示电路为1个异步摩尔型时序逻辑电路。 写时钟方程：
数字电子技术时序逻辑电路
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图5-5 同步二进制加法计数器的数时字电序子图技术时序逻辑电路
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图5-8 同步4位二进制加法计数器74LS16数1字的电逻子技辑术图时序逻辑电路
表5-1 同步4位二进制加法计数器74LS161的功能表
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数字电子技术时序逻辑电路
写驱动方程：
写状态方程：
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数字电子技术时序逻辑电路
列状态转换表：
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数字电子技术时序逻辑电路
画状态转换图：
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数字电子技术时序逻辑电路
5.2 若干常用的时序逻辑电路 5.2.1寄存器
1. 基本寄存器
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图5-2 双2位寄存器74LS75的逻辑图
清华大学《数字集成电路设计》周润德 第8章 时序电路
LOGIC对扰动不敏感（2）Register寄存器为存放二进制数据的器件，通常由Latch 构成。
一般地，寄存器为边沿触发。
（3）flip-flops（触发器）任何由交叉耦合的门形成的双稳电路Register 时序参数D Q Clk T Clk D tsu Q tc-q thold注意：数据的上升和下降时间不同时，延时将不同。
2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 11 页Latch 时序参数Latch 的时序（ Timing ）参数还要考虑tD 2 D Q DQtD-qQClkClktC 2QtC 2Q寄存器（Register）2004－12－1锁存器（Latch）第 8 章 (1) 第 12 页清华大学微电子所 《数字大规模集成电路》 周润德Latch 时序参数D Q Clk正电平 Latch 时钟负边沿T Clk D tc-q PWm thold td-q tsuQ注意：数据的上升和下降时间不同时，延时将不同。
2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 13 页最高时钟频率φ FF’s LOGIC tp,comb最高时钟频率需要满足：tclk-Q + tplogic+ tsetup < T =但同时需要满足:其中tplogic = tp,comb (max) tcd:污染延时（contamination delay） = 最小延时（minimum delay）第 8 章 (1) 第 14 页tcdreg + tcdlogic > thold =2004－12－1其中清华大学微电子所 《数字大规模集成电路》 周润德研究不同时刻 （t1, t2）FF1φ (t1) LOGIC t p,combφ (t2)CLKt1tsu D tholdFF1 输入数据 应保持稳定t tsuF F2t2holdtFF2 输入数据 应保持稳定tclk-q QFF1 输出数据 经组合逻辑到达 t 已达稳定 寄存器输入端tclk-Qtp,comb (max）tsetup因此要求：tclk-Q + tp,comb (max) + tsetup < T =2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 15 页研究同一时刻 （t1）t1 时FF1φ (t1) LOGIC FF1 t p,combt1 时FF2输入数据（2）φ (t1)输入数据（1）tclk-q QFF1 输出数据 已达稳定经组合逻辑已 到达FF2 输入端破坏了本应保 持的数据（2）tt1tcdregtcdlogicholdsuD输入数据（2）应保持稳定至 t1F F2t因此要求 := tcd: 污染延时（contamination delay） = 最小延时（minimum delay）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 16 页tcdreg + tcdlogic > thold写入（触发）静态 Latch 的方法：以时钟作为隔离信号, 它区分了“透明” （transparent ）和“不透明” （opaque）状态CLKCLKQ CLKD CLKDD弱反相器CLKMUX 实现弱反相器实现（强制写入）（控制门可仅用NMOS实现）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德第 8 章 (1) 第 17 页Latch 的具体实现基于Mux 的 Latch负（电平） latch (CLK= 0 时透明) 正（电平） latch (CLK= 1 时透明)1 D 0Q D0 1QCLKCLKQ = Clk ⋅ Q + Clk ⋅ In2004－12－1Q = Clk ⋅ Q + Clk ⋅ In第 8 章 (1) 第 18 页清华大学微电子所 《数字大规模集成电路》 周润德基于（传输门实现的） Mux 的 LatchCLKQ CLK DCLK（1）尺寸设计容易 （2）晶体管数目多（时钟负载因而功耗大）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 19 页基于（传输管实现）Mux 的 Latch（仅NMOS 实现）CLK QM QM CLK CLKCLK仅NMOS 实现不重叠时钟 （Non-overlapping clocks）（1）仅NMOS 实现，电路简单，减少了时钟负载 （2）有电压阈值损失（影响噪声容限和性能，可能引起静态功耗）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 20 页Q单元形式的Latch采用串联电压开关逻辑（CVSL）QNon-overlap时间过长，存储在动态节点上的电荷会泄漏掉（故称伪静态）低电压静态Latch双边沿触发寄存器RS Latch?动态Latch 和Register（1）比静态Latch和Register 简单（2）基于在寄生电容上存储电荷，由于漏电需要周期刷新（或经常更新数据）（3）不破坏的读信息：因此需要输入高阻抗的器件传输门构成的动态边沿触发寄存器（只需8 个晶体管，节省功耗和提高性能，甚至可只用NMOS 实现）动态节点。
21章 题库——时序逻辑电路+答案
第21章 触发器和时序逻辑电路一、填空题1、JK 触发器的特性方程为：=+1n Q ________________________。
2、时钟触发器按照结构和触发方式不同可分为：_________、__________、_________和主从式触发器四种。
3、T 触发器的特性方程为=+1n Q _________________。
4、4个触发器组成的寄存器可以存储__________位二进制数。
5、将JK 触发器的J 端连在Q 端上，K 端接高电平。
假设)(t Q =0，则经过50个CP 脉冲作用后，它的状态)50(+t Q =_____。
6、对于时钟RS 触发器，若要求其输出“0”状态保持不变，则输入的RS 信号应为________。
7、组成计数器的各个触发器的状态能在时钟信号到达时同时翻转,它属于__________ 计数器。
（填“同步”或“异步”）8、当JK 触发器的输入J=1，K=0时，触发器的次态Q n+1=____________。
9、若要构成十二进制计数器，最少要用__________个触发器。
10、构成一个模6的同步计数器最少要________个触发器。
11、一个 JK 触发器有____个稳态，它可存储____位二进制数。
二、选择题1、下列触发器中有空翻现象的是_________。
A 、同步式触发器B 、维持阻塞式触发器C 、主从式触发器D 、边沿式触发器 2、在以下各种电路中，属于时序电路的有__________。
A 、译码器B 、计数器C 、数据选择器D 、编码器 3、JK 触发器当J=K=1时，Q n+1=__________。
A 、0B 、1C 、Q nD 、 Q n4、下列触发器中逻辑功能最多是_______。
A 、J-K 触发器B 、D 触发器C 、T 触发器D 、T ′触发器 5、在CP 有效的情况下，当输入端D=0时，则D 触发器的输出端=+1n Q ________。
21触发器和时序逻辑电路资料
两互补输出端
Q
Q
.
. 反馈线
& G1
& G2
SD 两输入端
RD
触发器输出与输入的逻辑关系
(1) SD=1，RD = 0
设触发器原态 为“1”态。
翻转为“0”态
F3 Q0 = Q1 = Q2 = 1 J3 =K3= Q2 Q1 Q0 J3 =K3 = Q2 Q1 Q0
（加法）
（减法）
由J、K端逻辑表达式，可得出四位同步二进制计
数器的逻辑电路。（只画出三位同步二进制计数器 的逻辑电路）
计数脉冲同时加到各位触发器上，当每个到
来后触发器状态是否改变要看J、K的状态。
分类
加法计数器 减法计数器 可逆计数器 异步计数器 同步计数器
(按计数功能 ) (按计数脉冲引入方式)
二进制计数器 十进制计数器 (按计数制)
N 进制计数器
21.3.1 二进制计数器
按二进制的规律累计脉冲个数，它也是构成其 它进制计数器的基础。要构成 n位二进制计数器， 需用 n个具有计数功能的触发器。
计数器输出
14
8
CT74LS290
Q3 Q2 R01
R02 C1
Q1 Q0 S92
C0 S91
1
7 计数状态
S91 N S92 Q2 Q1 N 地
外引线排列图
输入计
数脉冲
8421异步十进制计数器
五进制输出
Q3 Q2 R01
R02 C1
Q1 Q0 S92
C0 S91
数字电子技术教案
数字电子技术教案一、教学目标1. 了解数字电子技术的基本概念、特点和应用领域。
2. 掌握逻辑门、逻辑函数、逻辑代数和逻辑图等基本知识。
3. 学会使用逻辑门电路实现简单的逻辑功能。
4. 能够分析和解题数字电路应用问题。
二、教学内容1. 数字电子技术概述数字电子技术的定义、特点和应用领域数字电路的基本组成和功能2. 逻辑门逻辑门的分类和特点常见逻辑门电路的符号、真值表和功能描述3. 逻辑函数逻辑函数的定义和表示方法逻辑函数的简化方法4. 逻辑代数逻辑代数的基本运算规则逻辑代数的公理系统和定理5. 逻辑图逻辑图的定义和表示方法逻辑图的分析和转换方法三、教学方法1. 讲授法：讲解数字电子技术的基本概念、原理和知识点。
2. 案例分析法：分析实际应用案例，让学生了解数字电子技术在实际中的应用。
3. 实验法：引导学生进行逻辑门电路的搭建和测试，提高学生的实践能力。
4. 小组讨论法：分组讨论逻辑函数的简化方法和逻辑图的转换方法，培养学生的团队合作能力。
四、教学资源1. 教材：数字电子技术教材2. 课件：数字电子技术课件3. 实验设备：逻辑门电路实验器材4. 在线资源：数字电子技术相关网站和视频教程五、教学评价1. 平时成绩：学生的出勤、课堂表现和作业完成情况2. 期中考试：考察学生对数字电子技术基础知识的掌握3. 实验报告：评估学生在实验中的操作能力和对实验结果的分析能力4. 期末考试：全面考察学生对数字电子技术知识的掌握和应用能力六、教学安排1. 课时：共计32课时，包括16课时理论教学和16课时实验教学。
2. 教学计划：第1-4课时：数字电子技术概述第5-8课时：逻辑门第9-12课时：逻辑函数第13-16课时：逻辑代数第17-20课时：逻辑图第21-24课时：数字电路的组合逻辑设计第25-28课时：时序逻辑电路第29-32课时：数字电路的应用实例七、教学重点与难点1. 教学重点：数字电子技术的基本概念、特点和应用领域逻辑门、逻辑函数、逻辑代数和逻辑图的基本知识和应用数字电路的组合逻辑设计和时序逻辑电路的设计方法数字电路在实际应用中的案例分析2. 教学难点：逻辑函数的简化方法逻辑图的分析和转换方法组合逻辑电路和时序逻辑电路的设计思路数字电路应用问题的解决方法八、教学进度计划1. 第1-4课时：介绍数字电子技术的基本概念、特点和应用领域，讲解数字电路的基本组成和功能。
电工电子技术基础知识
u3 Um sin(t 240 ) Um sin(t 120 )
Um
u1
u2
u3
0
–Um
2
t
也可用相量表示：
U1 U U 2 U U 3 U
0o 120o 120o
•
U3 120°
120°
•
U2
•
U1 120°
三相电压相量图
对称正弦量特点为： U1 U 2 U 2 0
频率相同、幅值相等、相 位互差120°的三相电压称为
平，则输出F 为低电平；只
R
有输入A、B 全为高电平时，
A
输出F 才为高电平。可见输
F 入与输出呈现与逻辑关系： B
与逻辑关系表达式
F = AB
与逻辑关系逻辑符号：
A
&
F
B
2、 二极管或门
与逻辑关系真值表：
AB F
00 0 01 0 10 0 11 1
A
只要输入A、B中一个为高
B
F 电平，则输出F 为高电平；
1、 常量之间的关系（常量：0和1）
加： 0+0=0 乘：0 ·0=0 非：0 1
0+1=1 1+1=1
0 ·1=0 1 ·1=1
1 0
2、变量和常量的关系（变量：A、B、C…）
加：A+0=A 乘: A ·0=0
A+1=1
A ·1=A
A+A=A
A ·A=A
3、与普通代数相似的定理
非：A A 0
1 电流
一、电流定义
带电粒子或电荷在电场力作用下的定向运动
形成电流。单位时间内流过导体截面的电荷量定义为
第6章 时序逻辑电路
８位二进制数码需几个触发器来存放？
2021/8/5
37
计数器：用以统计输入时钟脉冲CLK个数的电路。 计数器的分类：
1．按计数进制分 二进制计数器：按二进制数运算规律进行计数的 电路称作二进制计数器。 十进制计数器：按十进制数运算规律进行计数的 电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器 之外的其它进制计数器统称为任意进制计数器。
驱动方程代入特性方程得状态方程。 输出方程：输出变量的逻辑表达式。
2021/8/5
7
2. 状态表
反映输出Z、次 态Q*与输入X、现 态Q之间关系的 表格。
2021/8/5
8
3. 状态图
标注：输入／输出
反映时序电路 箭尾： 状态转换规律， 现态
及相应输入、
输出取值关系
的图形。
箭头： 次态
2021/8/5
2021/8/5
时钟方程、 2
驱动方程和
状态方程
输出方程
3
5 状态图、 状态表或
时序图ห้องสมุดไป่ตู้
4
计算
11
例
1 时钟方程：C2 L C K 1 L C K 0 L C K同钟L 步方时程K 序可电省路去的不时写。
写 输出方程： YQ'1Q2 输出仅与电路现态有关，
方
为穆尔型时序电路。
程 式
驱动方程：JJ21
Q1 Q0
K2 Q1' K1 Q0'
2021/8/5
J0 Q2'
K0 Q2
12
2 求状态方程
JK触发器的特性方程：
JJ21
Q1
第十三章 时序逻辑电路习题及答案
第十三章时序逻辑电路习题及答案一、填空题1、数字逻辑电路常分为组合逻辑电路和两种类型。
2、时序逻辑电路是指任何时刻电路的稳定输出信号不仅与当时的输入信号有关，而且与有关。
3、时序逻辑电路由两大部分组成。
4、时序逻辑电路按状态转换来分，可分为两大类。
5、时序逻辑电路按输出的依从关系来分，可分为两种类型。
6、同步时序电路有两种分析方法，一种是另一种是。
7、同步时序电路的设计过程，实为同步时序电路分析过程的过程。
8、计数器种类繁多，若按计数脉冲的输入方式不同，可分两大类。
9、按计数器进制不同，可将计数器分为。
10、按计数器增减情况不同，可将计数器分。
11、二进制计数器是逢二进一的，如果把n个触发器按一定的方式链接起来，可枸成。
12、一个十进制加法计数器需要由 J-K触发器组成。
13、三个二进制计数器累计脉冲个数为；四个二进制计数器累计脉冲个数为。
14、寄存器可暂存各种数据和信息，从功能分类，通常将寄存器分为。
15、数码输入寄存器的方式有；从寄存器输出数码的方式有。
16、异步时序逻辑电路可分为和。
17、移位寄存器中，数码逐位输入的方式称为。
18、计数器可以从三个方面进行分类：按__ _ _方式，按_________________方式，按______________方式。
19、三位二进制加法计数器最多能累计__个脉冲。
若要记录12个脉冲需要___个触发器。
20、一个四位二进制异步加法计数器，若输入的频率为6400H Z，在3200个计数脉冲到来后，并行输出的频率分别为______H Z，_____ H Z，____ H Z，_____ H Z。
一个四位二进制加法计数器起始状态为1001，当最低位接收到4个脉冲时，各触发器的输出状态是：Q0为__；Q1为__；Q2为__；Q3为__。
21、时序逻辑电路的特点是：任意时刻的输出不仅取决于______________，而且与电路的______有关。
22、寄存器一般都是借助有________功能的触发器组合起来构成的，一个触发器存储____二进制信号，寄存N位二进制数码，就需要__个触发器。
清华数字电路课件第六章-时序逻辑电路
YF(Q)
仅取决于电路
6.2.时序逻辑电路的分析方法
6.2.1 同步时序逻辑电路的分析方法
时序逻辑电路的分析：就是给定时序电路，找出该的 逻辑功能，即找出在输入和CLK作用下，电路的次态和 输出。由于同步时序逻辑电路是在同一时钟作用下， 故分析比较简单些，只要写出电路的驱动方程、输出 方程和状态方程，根据状态方程得到电路的状态表或 状态转换图，就可以得出电路的逻辑功能。
6.2.时序逻辑电路的分析方法
(4）状态转换表：
Q Q12n n 1 1 D D12Q A1Q1Q2
A＝0时
Y [ A Q 1 ( Q 2 ) ( A Q 1 Q 2 ) ] A Q 1 Q 2 A Q 1 Q 2 A＝1时
Q2 Q1 Q2* Q1* Y
00 0 1 0 01 1 0 0 10 1 1 0 11 0 0 1
J3 Q1Q2,
K3 Q2
6.2.时序逻辑电路的分析方法
（2) 状态方程：
JK触发器的特性方程
Q *JQ KQ
将驱动方程代入JK触发器的特性方程中，得出电 路的状态方程，即
J1 (Q2Q3), K1 1
J2 Q1,
K2 (Q1Q3)
J3 Q1Q2,
K3 Q2
(3)输出方程：
QQ2*1*Q(1QQ22Q3)Q1QQ31Q2 Q3*Q1Q2Q3 Q2Q3
YQ2Q3
6.2.时序逻辑电路的分析方法
6.2.2时序逻辑电路的状态转换表、状态转换图、状态 机流程图和时序图
从例题可以看出，逻辑电路的三个方程应该说已 经清楚描述一个电路的逻辑功能，但却不能确定电路 具体用途，因此需要在时钟信号作用下将电路所有的 的状态转换全部列出来，则电路的功能一目了然
时序逻辑电路演示文稿
2. 画状态图
这一步是关键。对每一个需要记忆的输入
信息用一个状态来表示，以确定所涉及电路
需多少个状态。此时状态用S0、S1、….来表示。
第三十当前四3页4页，，共共8八133页4十，一星期页二。。
3. 状态化简
消去原始状态中的多余状态以得到最简状态图。
4. 状态编码
给化简后的状态图中的每一个状态赋以二进制码。 二进制码的位数 n等于触发器的个数，它与电路的
第当二前十23三页页，共，8共1页八223，十星一期页二。。
4）状态转换表
24 第二十四当页前2，4页共，共八81十页，一星页期二。。
5）状态图
25
第当二前十25五页页，共，8共1页八，十星一期页二。。
例2 试分析图示时序电路。
226 第二十当前六2页6页，，共共8八1页十，一星期页二。。
1）驱动方程（输入方程）
状态数m之间应满足：
2n1m2n
35 第三十当前五3页5页，，共共8八1页十，一星期页二。。
5. 选触发器类型
6. 求输出方程、状态方程、驱动方程 7. 画电路图
8. 检查自启动能力
第三十六页，当前共36页八3，366共十81一页，页星期。二。
二、设计举例
☆Moore型同步时序电路设计
例1 试设计一个自然态序、带进位输出端的同步
Q 2*=Q1Q 0
Q 1*= Q 1 'Q 0 Q 1Q 0 '
Q 0 *=Q 2 'Q 0 '
将状态方程变换为JK触发器特性方程 准形式，就可以找出驱动方程：
C Q2
Q*的=标JQ'+K'Q
Q2*=Q1Q0=Q1Q0(Q2'Q2)Q1Q0Q2'1'Q2 Q1*=Q1'Q0Q1Q0'Q0Q1'Q0'Q1 Q0*=Q2'Q0'Q2'Q0'1'Q0
《EDA技术实用教程(第四版)》(包括第九、十章)习题答案解析
《EDA技术实用教程(第四版)》习题1 习题1-1EDA技术与ASIC设计和FPGA开发有什么关系？FPGA在ASIC设计中有什么用途？P3~41-2 与软件描述语言相比，VHDL有什么特点? P6l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?P51-4 在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~101-5 IP在EDA技术的应用和发展中的意义是什么? P22~141-6叙述EDA的FPGA/CPLD设计流程，以及涉及的EDA工具及其在整个流程中的作用。
(P11~13)2 习题2-1OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。
P34~362-2什么是基于乘积项的可编程逻辑结构?P33~34，40什么是基于查找表的可编程逻辑结构?P40~412-3FPGA系列器件中的LAB有何作用? P43~452-5 解释编程与配置这两个概念。
P582-6 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD器件?为什么? P54~563 习题3-1 画出与以下实体描述对应的原理图符号元件:ENTITY buf3s IS --实体1:三态缓冲器PORT(input:IN STD_LOGIC; --输入端enable:IN STD_LOGIC; --使能端output:OUT STD_LOGIC); --输出端END buf3s ;ENTITY mux21 IS --实体2: 2选1多路选择器PORT(in0, in1,sel: IN STD_LOGIC;output:OUT STD_LOGIC);mux21in0outputin1sel3-2 图3-16所示的是4选1多路选择器,试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序,选择控制信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=’0’,s0=’0’；s1=’0’,s0=’1’；s1=’1’,s0=’0’和s1=’1’,s0=’1’时,分别执行y<=a、y<=b、y<=c、y<=d。
(完整版)第21章触发器和时序逻辑电路习题答案
第21章 触发器和时序逻辑电路191、触发器按其工作状态是否稳定可分为( b )。
(a)RS 触发器，JK 触发器，D 触发器，T 触发器；(b)双稳态触发器，单稳态触发器，无稳态触发器；(c)主从型触发器，维持阻塞型触发器。
192、逻辑电路如图所示，当A=“1”时，基本RS 触发器( c )。
(a)置“1”； (b)置“0”； (c)保持原状态。
A193、 逻辑电路如图所示，分析C ，S ，R 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( c )。
(a)1t ； (b)2t ； (c)3t 。
C S Rt 1t 2t3194、 某主从型JK 触发器，当J=K=“1”时，C 端的频率f=200Hz ，则Q 的频率为( c )。
(a)200Hz ； (b)400Hz ； (c)100Hz 。
195、逻辑电路如图所示，当A=“1”时，C 脉冲来到后JK 触发器( a )。
(a)具有计数功能； (b)置“0”； (c)置“1”。
A196、 逻辑电路如图所示，A=“0”时，C 脉冲来到后D 触发器( b )。
(a)具有计数器功能； (b)置“0”； (c)置“1”。
A 197、逻辑电路如图所示，分析C 的波形，当初始状态为“0”时，输出Q是“0”的瞬间为( a )。
(a) 1t ； (b)2t ； (c)3t 。
C t 1t 2t 3198、逻辑电路如图所示，它具有( a )。
(a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。
199、逻辑电路如图所示，它具有( b )。
(a)D 触发器功能； (b)T 触发器功能；(c)T'触发器功能。
200、时序逻辑电路与组合逻辑电路的主要区别是( c )。
(a)时序电路只能计数，而组合电路只能寄存；(b)时序电路没有记忆功能，组合电路则有；(c)时序电路具有记忆功能，组合电路则没有。
201、寄存器与计数器的主要区别是( b )。
(完整word版)《数字逻辑》(第二版)习题答案-第六章
习 题 六1 分析图1所示脉冲异步时序逻辑电路。
(1) 作出状态表和状态图； (2) 说明电路功能。
图1解答(1)该电路是一个Mealy 型脉冲异步时序逻辑电路。
其输出函数和激励函数表达式为211221212Q D x C Q D x Q CQ x Q Z =====(2)电路的状态表如表1所示，状态图如图2所示。
现 态 Q 2 Q 1次态/输出ZX=10 0 0 1 1 0 1 1 01/0 11/0 10/0 00/1图2(3) 由状态图可知，该电路是一个三进制计数器。
电路中有一个多余状态10，且存在“挂起”现象。
2 分析图3所示脉冲异步时序逻辑电路。
(1) 作出状态表和时间图； (2) 说明电路逻辑功能。
图3解答○1 该电路是一个Moore 型脉冲异步时序逻辑电路,其输出即电路状 态。
激励函数表达式为 1321123132233Q C C CP;C 1;K K K 1J ; Q J ; Q Q J =========○2 电路状态表如表2所示，时间图如图4所示。
表2图4○3 由状态表和时间图可知，该电路是一个模6计数器。
3 分析图5所示脉冲异步时序逻辑电路。
(1) 作出状态表和状态图； (2) 说明电路逻辑功能。
图5时 钟CP 现 态 Q 3 Q 2 Q 1 次 态 Q 3(n+1)Q 2(n+1)Q 1(n+1)11111111000 001 010 011 100 101 110 111 001 010 011 100 101 000 111 000解答○1 该电路是一个Moore 型脉冲异步时序逻辑电路,其输出函数和激励函数表达式为322111132212122212x y x R ; x S y x y x x R ; y y x S y y Z +==++===○2该电路的状态表如表3所示，状态图如图6所示。
表3现态 y 2y 1次态y 2(n+1)y 1(n+1)输出 Zx 1 x 2 x 3 0001 11 1001 01 01 0100 11 00 0000 00 10 000 0 0 1图6○3 该电路是一个“x 1—x 2—x 3”序列检测器。
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并入－串出
FF
Байду номын сангаас
FF
FF
并入－并出
第21-2时序电路
FF FF FF FF
(5-4)
数据预置
A3
A2
A1
A0
存数 脉冲
LOAD
&
&
&
&
串行 输出
SD
Q 3
D
Q2 D
Q1 D
0
Q0 D
清零 Q
Q
脉冲 RD
Q
Q
CP 移位
CLR 四位串入 - 串出的左移寄存器 脉冲
初始状态： 设A3A2A1A0 ＝ 1011
(5-12)
加法计数器:来一个计数脉冲，输出二进制 结果就加1，如由000变成001。
减法计数器：来一个计数脉冲，输出的 二进制结果就减1，如010变成001。
第21-2时序电路
(5-13)
21.3.1 二进制计数器
1、异步计数器的分析 在异步计数器中，有的触发器直
接受输入计数脉冲控制，有的触发 器则是把其它触发器的输出信号作 为自己的时钟脉冲，因此各个触发 器状态变换的时间先后不一，故被 称为“ 异步计数器 ”。
左移 寄存器
(a)
右移 寄存器
(b)
第21-2时序电路
双向 移位 寄存器
(c)
(5-3)
根据移位数 据的输入－输 出方式，又可 将它分为串行 输入－串行输 出、串行输入 －并行输出、 并行输入－串 行输出和并行 输入－并行输 出四种电路结 构：
FF
FF
FF
串入－串出
FF
FF
FF
串入－并出
FF
FF
FF
D0 = SL ＋ SQ1 D1 = SQ0 ＋ SQ2 D2 = SQ1 ＋ SQ3
D0 ＝ Q1 D1 ＝ Q2 D2 ＝ Q3
“R”即需 右移的输 入数据
D3 = SQ2 ＋ SR
集成组件 电路 74LS194就是这样的
D3 ＝ R
第21-2时序电多路 功能移位寄存器。 (5-9)
VCC QA QB QC QD CP S1 S0
在存数脉冲作用下，也有
＝ 。 Q3Q2Q1Q0
1011
第21-2时序电路
D0 ＝ 0 D1 ＝ Q0 D2 ＝ Q1 D3 ＝ Q2
下面将重 点讨论 兰 颜色的 那 部分电路 的工作原 理。
(5-5)
串行 输出
Q3 D
Q2 D
Q1 D
0
Q0 D
Q
Q
Q
Q
CP
移位 脉冲
设初态 Q3Q2Q1Q0 ＝ 1011
1
1
0
0 0 0 0
(5-7)
四位串入 - 串出的左移寄存器：
串行 输出
Q
3
D
Q
Q2 D Q
Q1 D Q
0
Q0 D
Q
CP 移位 脉冲
四位串入 - 串出的右移寄存器：
0
D Q3 Q
D Q2 Q
D Q1 Q
D Q0 Q
第21-2时序电路
串行 输出
CP 移位 脉冲
D0 ＝ 0 D1 ＝ Q0 D2 ＝ Q1 D3 ＝ Q2
设初态Q3Q2Q1Q0 ＝ 1011
用波形图表示如下：
Q3Q2Q1Q0 D3D2D1D0
1011 0110
CP
0110 1100
Q0 1 0 0 0 0
1100 1000 1000 0000
Q1 1 1 0 0 0
0000 0000
Q2 0 1 1 0 0
0000 0000
Q 1 第21-2时序3电路 0
D0 ＝ Q1 D1 ＝ Q2 D2 ＝ Q3 D3 ＝ 0
(5-8)
四位串入 - 串出
双向移位寄存器的构
的左移寄存器：
成：
D0 ＝ L D1 ＝ Q0 D2 ＝ Q1 D3 ＝ Q2
“L”即需 左移的输 入数据
四位串入 - 串出
的右移寄存器：
只要设置一个控制端S， 当S＝0 时左移；而当S ＝1时右移即可。
计数器的功能和分类
1. 计数器的功能 记忆输入脉冲的个数；用于定时、分
频、产生节拍脉冲及进行数字运算等等。
2. 计数器的分类 同步计数器和异步计数器。 加法计数器、减法计数器和可逆计数器。 有时也用计数器的计数容量(或称模数) 来区分各种不同的计数器，如二进制 计数器、十进制计数器、二－十进制 计数器等等。第21-2时序电路
Q3Q2Q1Q0 D3D2D1D0
D0 ＝ 0 D1 ＝ Q0 D2 ＝ Q1 D3 ＝ Q2
1011 0110 1100 1000 0000
0110 1100 1000 0000 0000
0000 0000
第21-2时序电路
(5-6)
串行 输出
Q
3
D
Q
Q2 D Q
Q1 D Q
0
Q0 D
Q
CP 移位 脉冲
第21-2时序电路
例1. 八进制异步加法计数器。
CP 计数 脉冲
D2 Q2 Q2
D1 Q1 Q1
D0 Q0 Q0
八进制异步第加21-2法时序计电路数器
(5-14)
CP
D0 Q0
D1 Q1
D2 Q2
计数
Q0
脉冲
Q1
Q2
八进制异步加法计数器
思考题： 试画出八进制异步减
法计数器的电路图，并分 析其工作过程。
优点：电路简单、可靠 缺点：速度慢
21.2 寄存器
寄存器是数字系统常用的逻辑部件，它用来存放 数码或指令等。它由触发器和门电路组成。一个触 发器只能存放一位二进制数，存放 n 位二进制时， 要 n个触发器。
按功能分
数码寄存器 移位寄存器
第21-2时序电路
(5-1)
21.2.1 数码寄存器
仅有寄存数码的功能。通常由D触发器或R-S触发器组成
寄存器是计算机的主要部件之一，
它用来暂时存放数据或指令。 5.2.1 数码寄存器
Q3
Q2
Q1
Q0
&
&
&
QQ D
QQ D
QQ D
CLR
A3
A2
A1
四位数第码21-2寄时序存电路器
&
QQ D
A0
取数 脉冲
接收 脉冲 ( CP )
(5-2)
21.2.2 移位寄存器 不仅能寄存数码，还有移位的功能。
所谓“移位”，就是将寄存器所存各位 数据，在每个移位脉冲的作用下，向左或 向右移动一位。根据移位方向，常把它分 成左移寄存器、右移寄存器 和 双向移位寄 存器三种：
16 15 14 13 12 11 10 9
QA QB QC QD CP S1
CLR 74LS194 S0
RABCDL
1 2 3 456 78
CLR R A B C D L GND
右移
左移
串行 并行输入 串行
输入
输入
第21-2时序电路
(5-10)
VCC QA QB QC QD CP S1 S0
16 15 14 13 12 11 10 9
QA QB QC QD CP S1
CLR 74LS194 S0
RABCDL
1 2 3 456 78
CLR R A B C D L GND
CLR CP S1 S0
0
功
能
直接清零
1
00
保持
1
0 1 右移(从QA向右移动)
1
1 0 左移(从QD向左移动)
1
1 1 第21-2时序电路 并入
(5-11)
21.3 计数器