基于某FPGA地数字时钟设计毕业设计论文设计
基于FPGA的数字钟的设计
数字钟的设计学生姓名：XXX学生学号：2008XXXX院（系）：电气信息工程学院年级专业：20XX级电子信息工程班小组：XXXX指导教师：XXXX二零XX年X月XX日摘要本设计为一个多功能的数字钟，具有时、分、秒计数显示功能，以24小时循环计数；具有校对功能。
本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在QUARTUSII工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。
系统由时钟模块、控制模块、计时模块、数据译码模块、显示以及组成。
经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，由按键输入进行数字钟的清零、启停功能。
关键词数字钟,硬件描述语言,VHDL,FPGAAbstractThe design for a multi-functional digital clock, with hours, minutes and seconds count display to a 24-hour cycle count; have proof functions function.The use of EDA design technology, hardware-description language VHDL description logic means for the system design documents, in QUAETUSII tools environment, a top-down design, by the various modules together build a FPGA-based digital clock.The main system make up of the clock module, control module, time module, data decoding module, display and broadcast module. After compiling the design and simulation procedures, the programmable logic device to download verification, the system can complete the hours, minutes and seconds respectively, using keys to cleared , start and stop the digital clock.Keywords digital clock,hardware description language,VHDL,FPGA目录摘要 (I)ABSTRACT (II)1 题目的意义和设计的要求 (1)1.1题目的意义 (1)1.2设计的要求 (1)2 设计的基本原理 (2)3 设计方案 (4)3.1设计思路 (4)3.2各模块的模块图和功能 (4)3.2.1 分频器模块 (4)3.2.2 六进制计数器模块 (6)3.2.3 十进制计数器模块 (7)3.2.4 二十四进制计数器模块 (8)3.2.5 译码器模块 (10)3.2.6 顶层文件模块 (11)4 各模块的仿真 (14)4.1分频器模块仿真图 (14)4.2六进制计数器模块仿真图 (14)4.3十进制计数器模块仿真图 (14)4.4二十四进制计数器模块仿真图 (14)4.5译码器模块仿真图 (15)4.6顶层文件模块仿真图 (15)5 结论 (16)参考文献 (17)1 题目的意义和设计的要求1.1 题目的意义现在是一个知识爆炸的新时代。
VHDL语言数字时钟论文-基于FPGA的具有闹钟和校时功能的数字钟设计
VHDL语言数字时钟论文-基于FPGA的具有闹钟和校时功能的数字钟设计实验名称:基于FPGA的具有闹钟和校时功能的数字钟设计一、设计内容和要求实验要求使用 VHDL进行多功能时钟的设计具体要求如下:1.能将基本的小时、分钟、及秒钟显示在数码管上。
2(能利用拨码开关进行时间的校正。
3.具有整点报时和闹钟的功能。
二、 FPGA简介以硬件描述语言,Verilog或VHDL,所完成的电路设计～可以经过简单的综合与布局～快速的烧录至 FPGA 上进行测试～是现代 IC设计验证的技术主流。
这些可编辑元件可以被用来实现一些基本的逻辑门电路,比如AND、OR、XOR、NOT,或者更复杂一些的组合功能比如解码器或数学方程式。
在大多数的FPGA里面～这些可编辑的元件里也包含记忆元件例如触发器,Flip,flop,或者其他更加完整的记忆块。
FPGA采用了逻辑单元阵列LCA,Logic Cell Array,这样一个概念～内部包括可配臵逻辑模块CLB,Configurable Logic Block,、输入输出模块IOB,Input Output Block,和内部连线,Interconnect,三个部分。
现场可编程门阵列,FPGA,是可编程器件～与传统逻辑电路和门阵列,如PAL～GAL及CPLD器件,相比～FPGA具有不同的结构。
FPGA利用小型查找表,16×1RAM,来实现组合逻辑～每个查找表连接到一个D触发器的输入端～触发器再来驱动其他逻辑电路或驱动I/O～由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块～这些模块间利用金属连线互相连接或连接到I/O模块。
FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的～存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式～并最终决定了FPGA所能实现的功能～FPGA允许无限次的编程。
FPGA基本特点采用FPGA设计ASIC电路(专用集成电路,～用户不需要投片生产～就能得到合用的芯片。
基于FPGA的数字时钟设计毕业论文论文正稿
（2）【Start Compilation】选项：开始完全编译过程，这里包括分析与综合、适
配、装配文件、定时分析、网表文件提取等过程。
（3）【analyze current file】选项：分析当前的设计文件，主要是对当前设计文
件的语法、语序进行检查。
（4）【compilation report】选项：适配信息报告，通过它可以查看详细的适配信
Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Ve rilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。
Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，VerilogHDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。
第四章按照设计思路，在联机调试过程中，对时钟系统的不足和缺点进行分析，将调试过程作重点的记录。
第五章对全文的总结，对本系统功能实现以及制作过程中需要注意的方面，及整个系统软件编写中所吸取的经验教训进行论述，同时，也对整个研究应用进行展望。
基于FPGA的数字钟设计
基于FPGA的数字钟设计摘要:现实生活中经常会出现需要用时间测定参数数值的情况，服务日常生活和生产。
基于FPGA设计数字电路产品已经成为当前的重要设计方法。
本文设计选用了Quartus软件环境，运用描述逻辑Verilog HDL，由上至下的模式，基于FPGA完成了数字时钟的设计方案。
本次设计成果采用按键对闹钟的起止点进行控制，能够显示时，分，秒等并且能够实现整点报时。
其中的FPGA技术就是本次试验的亮点之一，其设计易于学习，各个模块分工清晰，在模拟软件上很容易运行，还能够适配于许多种环境，因此总体的系统性能指标还是相当有保证的。
关键词:数字钟；FPGA；Verilog HDL；Quartus1.1 课题研究背景在现代社会，数据集成电路已广泛运用于日常日常生活的各行各业。
数据集成电路也在不停拆换。
从起初的整流管、电子管、大中小型集成电路发展趋势为具备特大型集成电路和独特作用的各类专用型集成电路。
可是，因为微电子技术科技进步的迅猛发展，集成电路设计方案和生产制造工作中再也不会由半导体生产商独立担负。
系统软件室内设计师更喜欢立即设计方案专用型集成电路(ASIC)处理芯片，并马上资金投入具体运用，因而发生了当场可编程逻辑机器设备(FPLD)，在其中应用最普遍的是当场可编门阵列(FPGA)。
数字钟是一种选用数字电路设计技术性完成时、分、秒计时的装置，在完成数据与此同时表明时、分、秒的准确时间和精确校正时，体积小、重量轻、抗干扰能力强、对自然环境需要高、高精密、易于开发设计等与在办公系统系统软件等众多行业运用非常普遍的传统式表壳式机械手表对比，数字表更精确、形象化，因为沒有机械设备装置，使用期限长。
1.2 国内外研究现状近些年来已经有许多技术人员针对电子器件以及时钟等技术进行了研究，但真正意义上的数字钟表起源于50年代或60年代。
伴随着在我国数字钟表电源电路销售市场的迅速发展趋势，尤其是十二五阶段经济发展方法这一领土主权主旋律早已明确，与之有关的关键生产制造技术运用和产品研发将变成领域公司关心的焦点。
毕业论文-基于fpga（verilog）的数字式秒表设计说明书
基于FPGA的数字式秒表一、设计任务及要求秒表由于其计时精确，分辨率高（0.01 秒），在各种竞技场所得到了广泛的应用，本次设计的任务就是设计一个基于FPGA 的数字式秒表。
1、基本要求：（1）性能指标：秒表的分辨率为0.01 秒，最长计时时间为99.99 秒；（2）设置启/停开关和复位开关（计数控制器）：启/停开关S1 的使用方法与传统的机械计时器相同，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关计时终止。
复位开关S2 用来使计时器清0，复位开关可以在任何情况下使用，即使在计时过程中，只要按一下复位开关，计时进程应立即终止，并对计时器清零。
（开关按下为0，弹起为1）。
（3）秒表的计时基准信号：以周期为0.01 秒（频率100HZ）的计时脉冲作为一个比较精准的计时基准信号输入到0.01 秒位计数器的时钟端；在设计中采用分频器把1000HZ 的时钟信号转换为100HZ 的计时基准信号，其分频系数为10。
（4）数码管动态显示：七段数码管采用动态扫描的方式显示，扫描需要一个比较高频率的信号，本次设计选用1000HZ 。
为了得到1000Hz 信号，必须对输入的时钟信号50MHZ 进行分频。
显示模块共用11 个管脚，其中8 个用于连接8 个数码管的七段LED，还有 3 个管脚用于选择点亮哪个数码管，每隔很短的一段时间8 个数码管交替点亮，依次循环，动态显示，由于人眼的视觉残留，可以观察到连续的测量计数器的计数值。
上电后，八个数码管中左边四个显示自己的学号后四位，在运行过程中一直不变；右边四个显示计时时间，范围0000~9999，利用两个按钮S1、S2 控制计时。
2、提高要求：加入小数点，计时数码管显示范围00.00~99.99。
二、系统原理框图三、电路实现Array四、功能模块1、分频器（以10分频器为例）（1）Verilog HDL语言程序module fp10(Clk,Out);input Clk;output Out;reg Out;reg [3:0] Cout;reg Clk_En;initialOut<=0;always @(posedge Clk )beginCout <= (Cout == 4'd10) ? 4'd0 : (Cout + 4'd1);Clk_En <= (Cout >= 4'd5) ? 1'd1 : 1'd0;Out<=Clk_En;endEndmodule（2）模块化电路（3）波形仿真由波形仿真图可以看出，10分频器将1000Hz的脉冲分频成100Hz的脉冲。
基于FPGA的数字电子钟的设计与实现
基于FPGA的数字电⼦钟的设计与实现背景：本实验所有结果基于Quartus II 13.1 (64-bit)实现，实验过程采⽤⾃下⽽上⽬录⼀、基本功能设计与思路基本功能：能实现秒、分钟、⼩时的计数，计数结果清晰稳定的显⽰在 6 位数码管上。
1、动态显⽰模块该模块主要功能是通过数码管的动态扫描实现 6 位数码管显⽰计数结果，本模块由扫描模块scan_cnt6，位选控制模块 dig_select，数据选择控制模块 seg_select 以及译码模块 decoder 构成扫描模块 scan_cnt6模块功能：产⽣ 位选控制端dig_select 和数据选择端 code_select 模块所需要的地址信息，扫描时钟决定位选信号和数据切换的速度。
设计思路：利⽤74390芯⽚（P160 TTL 双⼗进制异步计数器）构建⼀个模六计数器，就是6进制计数器，利⽤计数到6（110）时，“q2”和“q1”为⾼电平，产⽣ ⼀个复位信号，加到74390的⾼电平有效的异步清0端“1CLR”上，使计数器回0，从⽽实现模六计数。
设计结果：cnt6模块设计图波形仿真：（默认为时序仿真）cnt6模块波形仿真图位选模块 dig_select模块功能：在地址端的控制下，产⽣位选信号。
设计思路：利⽤74138芯⽚（3线-8线译码器），当选通端输⼊端G1为⾼电平，选通端输⼊端G2AN和G2BN为低电平时，将扫描信号cnt6的输出作为输⼊信号，dig[5..0]是译码输出，输出低电平有效。
设计结果：dig_select模块设计图波形仿真：dig_select模块波形仿真图数据选择模块 seg_select模块功能：输⼊ 6 组数据，每组数据 4bit，本模块完成在地址端的控制下从6 组数据当中选择 1 组输出。
设计思路：利⽤74151芯⽚（P91 8选1数据选择器），在控制输⼊端GN为低电平时，将扫描信号的选择下，分别选中D[5..0]对应的输⼊信号输出为Y。
基于FPGA的数字时钟毕业
毕业论文（设计）题目：基于FPGA的数字时钟设计目录摘要 (I)Abstract (II)1 绪论 (1)1.1研究问题背景和现状 (1)1.2研究目的及意义 (1)1.3设计内容及目标 (2)1.3.1研究内容 (2)1.3.2研究目标 (2)2 系统设计方案 (3)2.1控制方案的选择 (3)2.2时钟电路的选择 (3)2.3校时控制电路的选择 (3)2.4显示电路的选择 (4)3 系统电路总体设计 (5)3.1系统设计总体框图 (5)3.2电源供电电路设计 (5)3.2.1外围电路电源设计 (5)3.2.2芯片电源电路设计 (6)3.2.3电源滤波电路 (6)3.3 FPGA芯片及其引脚 (7)3.4 JTAG下载配置电路设计 (8)3.5 时钟信号电路设计 (9)3.6 复位电路 (9)3.7 键盘电路设计 (10)3.8人机显示电路 (11)3.9 整点报时电路设计 (11)4 FPGA内部程序设计 (12)4.1 分频器的程序设计 (12)4.2 秒计数器程序设计 (14)4.3 分计数器程序设计 (16)4.4 小时计数器程序设计 (17)4.5 日计数器程序设计 (17)4.6 月计数器程序设计 (18)4.7 年计数器程序设计 (19)4.8 键盘控制程序设计 (20)4.9 LCD1602程序设计 (21)4.10 顶层文件设置及编译下载 (22)5 总结 (23)5.1 结论 (23)5.2 设计中遇到的问题 (23)参考文献 (24)致谢 (25)附录： (26)附录1 最小系统及配置电路图 (26)附录2 系统外围电路图 (27)附录3 系统设计程序 (28)附录4 顶层原理图及引脚设置 (45)基于FPGA的数字时钟设计摘要利用FPGA器件设计数字电路，不仅可以将时钟的硬件电路和设计流程简化，而且可以减小本设计系统的前期成本与模块体积，提高了系统的稳定性，缩短设计周期。
基于FPGA的多功能数字钟设计
目录第一章绪论 ............................................. 错误!未定义书签。
1.1选题背景........................................... 错误!未定义书签。
1.1.1 课题相关技术的发展............................. 错误!未定义书签。
1.1.2 课题研究的必要性............................... 错误!未定义书签。
1.2课题研究的内容..................................... 错误!未定义书签。
第二章 FPGA简介......................................... 错误!未定义书签。
2.1FPGA概述 .......................................... 错误!未定义书签。
2.2FPGA基本结构 ...................................... 错误!未定义书签。
2.3FPGA系统设计流程 .................................. 错误!未定义书签。
2.4FPGA开发编程原理 .................................. 错误!未定义书签。
2.5Q UARTUS II设计平台................................... 错误!未定义书签。
2.5.1 软件开发环境及基本流程......................... 错误!未定义书签。
2.5.2 具体设计流程................................... 错误!未定义书签。
第三章数字钟总体设计方案 ............................... 错误!未定义书签。
基于FPGA的数字时钟设计毕业设计论文1 精品
设计（论文）题目：基于FPGA的数字时钟设计毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。
尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。
对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。
作者签名：日期：指导教师签名：日期：使用授权说明本人完全了解大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。
作者签名：日期：学位论文原创性声明本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。
除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。
对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。
本人完全意识到本声明的法律后果由本人承担。
作者签名：日期：年月日学位论文版权使用授权书本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。
本人授权大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。
涉密论文按学校规定处理。
作者签名：日期：年月日导师签名：日期：年月日摘要随着科学技术的飞速发展，系统向着高速度、低功耗、低电压和网络化、移动化方向发展，各个领域对电路的要求越来越高，传统单一功能的电路很难满足发展的要求，而可编程逻辑器件（CPLD/FPGA）可以很方便地通过对逻辑结构的修改和配置，完成对系统和设备的升级。
(完整版)基于FPGA的数字电子钟系统设计毕业论文
基于FPGA的数字电子钟系统设计摘要随着电子技术的飞速发展，现代电子产品渗透到了社会的各个领域，并有力地推动着社会生产力的发展和社会信息化程度的提高。
在现代电子技术中，可编程器无疑是扮演着重要角色。
现场可编程门阵列(FPGA)是近年来迅速发展起来的新型可编程器，其灵活的可编程逻辑可以方便的实现高速数字信号处理。
它突破了并行处理、流水级数的限制，具有反复的可编程能力，从而有效的地利用了片上资源，加上高效的硬件描述语言(VHDL)，从而为数字系统设计提供了极大的方便。
本文较系统地介绍了FPGA的基本结构、基本原理、功能特点及其应用；阐述了数字系统设计的基本思想及设计流程，同时，也概述了FPGA在数字系统设计中的作用，基于FPGA的数字系统设计方法和流程；简要介绍了VHDL语言的发展历程，VHDL语言的功能特点等。
本文的主要内容是根据上述原理和方法设计一个电子钟系统，目的在于通过该系统的功能，体现出FPGA在数据处理中的应用。
该电子钟系统功能齐全，设计思路清晰。
系统程序基于VHDL语言，采用模块化设计方法。
系统设计包含8个子程序模块：分频组件、六十进制计数器组件、二十四进制计数器组件、闹钟设定组件、校时组件、i60BCD组件、i24BCD组件、以及二进制转换成七段码组件。
每个子程序均经过EDA 工具仿真，并附有仿真图，最后将各模块组装为一个整体——电子钟。
-关键词电子设计自动化；现场可编程门阵列；硬件描述语言；电子钟-Digital Electronic Clock DesignBased on Technology of FPGAAbstractWith the rapid development of electronic technology, modern electronic products , also increased. In modern electronic technology, the programmable logic devices play a key role.Field programmable gate arrays (FPGA), a new type of programmable device, is developing rapidly recent years.It introduced the concept of flexible programmable logic, which can realize -chip resources, coupled with efficient language VHDL, so as to design digital systems conveniently. This article introduces a system of the basic structure of the FPGA, the basic principle of features and applications; expounded on the basic design of digital systems thinking and design process, at the same time, also outlined the FPGA in the design of digital systems, FPGA-based digital system design methods and processes; gave a briefing on the development of VHDL language, VHDL language and other features.The main work is based on the principles and methods, design an electronic clock system to the adoption of the system, embodied in the FPGA data processing of applications. The electronic clock system is fully functional, designed clear ideas. Based on VHDL system procedures, The system is modular in design methods. It includes 8 sub-system design process modules：frequency division system, 60 M counter system,24 M-counter system,Alarm clock settings system, timing system, i60BCD system, i24BCD system, and convert binary into Seven-Segment code system. each subroutine simulated by EDA tools, with a simulation map. The modules will be the final assembly as a whole - the electronic clock.Key words EDA;FPGA; VHDL; Electronic clock-目录摘要 (I)Abstract (II)第1章绪论 (1)1.1课题背景和意义 (1)1.2可编程器件的发展历程 (1)1.2.1早期的可编程器件——PLD (2)1.2.2高级可编程器件FPGACPLD (3)1.3国内外研究现状 (4)1.4本文主要内容 (5)第2章FPGA基本结构及数字系统设计原理 (6)2.1 FPGA的基本结构及工作原理 (6)2.1.1基于查找表结构的FPGA (8)2.1.2查找表结构的FPGA逻辑实现原理 (8)2.1.3 FPGA的工作原理 (9)2.2数字系统设计概述 (9)2.2.1数字系统的组成 (10)2.2.2数字系统设计方法 (10)2.2.3数字系统设计的一般过程 (11)2.3本章小结 (12)-第3章数字电子钟功能模块设计 (13)3.1数字系统设计中的FPGA (13)3.1.1 FPGA在数字系统设计中的作用 (13)3.1.2基于FPGA的应用系统设计 (13)3.2数字系统设计的重要工具——VHDL (16)3.2.1 VHDL语言的特点 (16)3.2.2基于VHDL的系统设计流程 (17)3.3电子钟主要功能模块设计 (18)3.3.1分频模块 (18)3.3.2六十进制计数器模块 (19)3.3.3二十四进制计数器模块 (20)3.3.4校时模块 (22)3.3.5 BCD七段显示译码器 (23)3.4本章小结 (23)第4章电子钟模拟仿真及其分析 (24)4.1系统设计的总体思路 (24)4.2各功能模块仿真分析 (25)4.2.1 分频组件 (25)4.2.2 六十进制计数器组件 (25)4.2.3 二十四进制计数器组件 (26)4.2.4 闹钟设定组件 (26)4.2.5 校时组件 (27)4.2.6 i60BCD组件 (28)4.2.7 i24BCD组件 (29)4.2.8 二进制转换成七段码组件 (30)4.3数字电子钟功能仿真图 (30)4.4采用FPGA设计优势分析 (33)4.5本章小结 (34)结论 (35)致谢 (36)参考文献 (37)附录A (38)附录B (43)附录C (47)附录D (48)第1章绪论1.1课题背景和意义20世纪70年代，随着中小规模集成电路的开发应用，传统的手工制图设计印刷电路板和集成电路的方法已无法满足设计的精度和效率的要求。
基于FPGA的多功能数字时钟_毕业论文
南京航空航天大学金城学院毕业设计题目基于FPGA的多功能数字时钟学生姓名学号系部自动化系专业电气工程与自动化班级指导教师二〇一三年六月南京航空航天大学金城学院本科毕业设计（论文）诚信承诺书本人郑重声明：所呈交的毕业设计（论文）（题目：基于FPGA的多功能数字时钟）是本人在导师的指导下独立进行研究所取得的成果。
尽本人所知，除了毕业设计（论文）中特别加以标注引用的内容外，本毕业设计（论文）不包含任何其他个人或集体已经发表或撰写的成果作品。
作者签名：郭建超2013年5 月31 日（学号）：2009031236毕业设计（论文）报告纸基于FPGA的多功能数字时钟摘要数字钟由于其具有走时准，显示直观，款式新颖，附加功能多等特点而受到人们的广泛使用。
采用FPGA设计一个具有整点报时，可校时，可显示万年历的数字时钟是本课题的主要任务。
由于数字集成电路的发展和石英晶体震荡器的广泛应用，使得数字钟的精度，远远超过老式钟表，钟表的数字化给人们生产、生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。
诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些都是以钟表数字化为基础的。
近些年，随着科技的发展和社会的进步，人们对数字钟的要求也越来越高，传统的时钟已不能满足人们的需求，因此研究数字钟以及扩大其应用有着非常现实的意义。
本文介绍的基于现场可编程门阵列FPGA实现数字多功能数字时钟，采用自上而下的方法对系统进行设计，以硬件描述语言VHDL为描述语言，利用QuartusII软件进行设计，并在智能可编程器件开发实验系统KH-310上实现数码管显示的时钟，及其计时、校时、整点提示和万年历功能。
其中时钟的秒钟、分钟为60进制计时方式，小时可通过24进制的计时方式，天可通过与月传过来的判断信号来判断大、小平、闰月，可分别用28、29、30、31进制计数实现，月通过12进制计数实现，年通过100进制计数实现。
基于FPGA的数字时钟设计
基于FPGA的数字时钟设计数字时钟是现代生活中必不可少的时间展示设备，广泛应用于各种场所，如家庭、办公室、学校等。
随着科技的不断发展，数字时钟的功能也得到不断升级，为人们日常生活提供了更多的便利和体验。
本文将介绍基于FPGA的数字时钟设计方案。
FPGA（Field Programmable Gate Array）是可编程门阵列的缩写，是一种现场可编程逻辑器件。
FPGA具有可编程性强、功能强大、极低的延迟等特点，被广泛应用于数字系统设计中。
本文中使用FPGA来实现数字时钟设计方案。
数字时钟的核心是计时电路，计时电路可以通过FPGA实现，使用FPGA来实现数字时钟的主要优点是可编程性强，能够满足不同需求的设计。
一、数字时钟的设计思路1、时钟信号的产生数字时钟的起点是时钟信号的产生，时钟信号的产生一般需要使用晶振。
晶振可以在一定频率范围内提供稳定的时钟信号。
FPGA可以通过将晶振与逻辑电路相连接，从而得到稳定的时钟信号。
2、计时电路的设计在数字时钟中，需要实现时、分、秒的计时功能。
这可以采用三个计时器来实现。
计时器可以使用FPGA内置的计数器实现，也可以通过逻辑电路实现。
计时器根据时钟信号的变化而变化，通过累计时钟信号的脉冲数计算出时、分、秒。
3、数码管的控制数字时钟的时间要通过数码管进行显示，数码管需要接受来自FPGA的控制信号才能正常显示数字。
通常采用多路复用器的方式来控制数码管的显示。
这里可以使用FPGA内置的多路复用器实现，FPGA输出控制信号，控制多路复用器选择哪个数码管进行显示。
数字时钟的硬件设计主要包括以下部分：时钟信号发生电路包含晶振以及晶振产生的时钟信号经过变压器传送到电路板上。
在电路板上，时钟信号经过电路处理，产生一定的电平和频率，供后续计时模块使用。
2、计时模块计时模块包括三个计时器，分别用于计算时、分、秒。
计时器通过累加时钟信号的脉冲数计算时间。
计时模块的输出需要送到数码管的控制模块进行显示。
基于FPGA的数字时钟设计设计
基于FPGA的数字时钟设计设计设计（论文）题目：基于FPGA的数字时钟设计毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。
尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得及其它教育机构的学位或学历而使用过的材料。
对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。
作者签名：日期：指导教师签名：日期：使用授权说明本人完全了解大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。
作者签名：日期：学位论文原创性声明本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。
除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。
对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。
本人完全意识到本声明的法律后果由本人承担。
作者签名：日期：年月日学位论文版权使用授权书本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。
本人授权大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。
涉密论文按学校规定处理。
作者签名：日期：年月日导师签名：日期：年月日摘要随着科学技术的飞速发展，系统向着高速度、低功耗、低电压和网络化、移动化方向发展，各个领域对电路的要求越来越高，传统单一功能的电路很难满足发展的要求，而可编程逻辑器件（CPLD/FPGA）可以很方便地通过对逻辑结构的修改和配置，完成对系统和设备的升级。
基于FPGA的数字电子时钟
第1章绪论数字化是电子设计发展的必由之路已成为共识。
在数字化的道路上，我国电子设计技术的发展经历了，并将继续经历许多重大的变革与飞跃、从应用SSI通用数字电路芯片构成电路系统，到广泛地应用MCU(微控制器或单片机)，它使得电子系统的智能化水平在广度和深度上产生了质的飞跃。
MCU的广便应用并没有抛弃SSI的应用，而是为它们在电于系统中找到了更合理的地位。
随着社会经济发展的延伸、各类新型电子产品的开发为我们提出了许多全新的课题和更高的要求。
FPGA在EDA基础上的广泛应用．从某种意义上说，新的电子系统运转的物理机制又将回到原来的纯数字电路结构，但这是—种更高层次的循环，应是一次否定之否定的运动，它在更高层次上容纳了过去数字技术的优秀部分，对MCU系统将是—种扬弃，但在电子设计的技术操作和系统构成的整体上却发生质的飞跃。
如果说MCU在逻辑的实现上是无限的话，那么高速发展的FPGA 不但包括了MCU这一特点，并兼有串、并工作方式和高速、高可靠性以及宽口径适用等诸多方面的特点、不仅如此，随着EDA技术的发展和FPGA在深亚微米领域的进军、它们与MCU、MPU、DSP、A／D、D／A、RAM和ROM等独立器件问的物理与功能界限正日趋模糊。
以大规模集成电路为物质基础的EDA技术终于打破了软硬件之间最后的屏障，使软硬件工程师们有了共同的语言[1]。
1.1 课题背景电子产品随着技术的进步，更新换代速度可谓日新月异。
不同行业层出不穷的技术需求，使得对配套电子系统或部件的功能、可靠性、集成度、成本、设计周期的要求日益提高。
随着时间的推移，科学研究与技术开发行为日益市场化，而远非纯粹的学术行为，这要求设计工作必须在较短的时间内出色完成，技术人员感到工作压力越来越大。
显然，采用传统的电子设计手段完成复杂电子系统设计显得越来越力不从心了，传统的电子设计与现实手段受到极大的挑战。
如果在激烈的技术产品竞争中仍沿用老办法，很可能在激烈的竞争中处于被动落后的境地，例如，当设计比较复杂的电子系统时，要等到做完全部硬件试验才开始设计印制电路板，这样，设计周期必然会相应拉长，即使设计出印制电路板来，也很难保证它的电气连接全部正确、各个元器件参数合理以及完善的电磁兼容性能，如果需要设计实现的数字电路部份规模较大，仍习惯地利用中、小规模数字集成芯片实现，电路的集成度和可靠性在许多应用场合会受到很大限制，甚至根本无法满足需求。
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摘要本设计为一个多功能的数字时钟，具有时、分、秒计数显示功能，以24小时循环计数；具有校对功能。
本设计采用EDA技术，以硬件描述语言Verilog HDL为系统逻辑描述语言设计文件，在QUARTUSII工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。
系统由时钟模块、控制模块、计时模块、数据译码模块、显示以及组成。
经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，按键进行校准，整点报时，闹钟功能。
关键词：数字时钟，硬件描述语言，Verilog HDL，FPGAAbstractThe design for a multi-functional digital clock, with hours, minutes and seconds count display to a 24-hour cycle count; have proof functions function. The use of EDA design technology, hardware-description language VHDL description logic means for the system design documents, in QUAETUSII tools environment, a top-down design, by the various modules together build a FPGA-based digital clock. The main system make up of the clock module, control module, time module, data decoding module, display and broadcast module. After compiling the design and simulation procedures, the programmable logic device to download verification, the system can complete the hours, minutes and seconds respectively, using keys to cleared , to calibrating time. And on time alarm and clock for digital clock.Keywords：digital clock,hardware description language,Verilog HDL,FPGA目录摘要 (1)Abstract (2)第一章绪论 (1)1.1.选题意义与研究现状 (1)1.2.国外研究及趋势 (1)1.3.论文结构 (2)第二章编程软件及语言介绍 (3)2.1Quarters II编程环境介绍 (3)2.1.1菜单栏 (3)2.1.2工具栏 (8)2.1.3功能仿真流程 (9)2.2Verilog HDL语言介 (10)2.2.1什么是verilog HDL语言 (10)2.2.2主要功能 (11)第三章数字化时钟系统硬件设计 (13)3.1系统核心板电路分析 (13)3.2系统主板电路分析 (15)3.2.1时钟模块电路 (15)3.2.2显示电路 (15)3.2.3键盘控制电路 (17)3.2.4蜂鸣电路设计 (17)第四章数字化时钟系统软件设计 (18)4.1整体方案介绍 (18)4.1.1整体设计描述 (18)4.1.2整体信号定义 (19)4.1.3模块框图 (20)4.2分频模块实现 (20)4.2.1分频模块描述 (20)4.2.2分频模块设计 (20)4.2.3分频模块仿真 (21)4.3计时模块实现 (21)4.3.1计时模块描述与实现214.3.2计时模块仿真234.4按键处理模块实现 (23)4.4.1按键处理模块描述 (23)4.4.2按键去抖处理模块设计 (24)4.4.3按键模块去抖仿真 (24)4.5闹钟模块实现 (25)4.5.1闹钟模块设计 (25)4.5.2闹钟设定模块仿真 (25)4.6蜂鸣器模块实现 (25)4.6.1蜂鸣器模块描述 (25)4.6.2蜂鸣器模块实现 (26)4.6.3蜂鸣器模块仿真 (27)4.7显示模块实现 (27)4.7.1显示模块描述 (27)4.7.2显示模块实现 (27)4.7.3显示模块仿真 (29)第五章系统调试及运行结果分析 (30)5.1硬件调试 (30)5.2软件调试 (31)5.3调试过程及结果 (31)5.4调试注意事项 (33)第六章总结和展望 (34)5.5总结 (34)5.6展望 (34)参考文献 (35)致 (36)附录 (37)第一章绪论1.1.选题意义与研究现状在这个时间就是金钱的年代里，数字电子钟已成为人们生活中的必需品。
目前应用的数字钟不仅可以实现对年、月、日、时、分、秒的数字显示，还能实现对电子钟所在地点的温度显示和智能闹钟功能，广泛应用于车站、医院、机场、码头、厕所等公共场所的时间显示。
随着现场可编程门阵列( field program-mable gate array ，FPGA) 的出现，电子系统向集成化、大规模和高速度等方向发展的趋势更加明显，作为可编程的集成度较高的ASIC，可在芯片级实现任意数字逻辑电路，从而可以简化硬件电路，提高系统工作速度，缩短产品研发周期。
故利用 FPGA这一新的技术手段来研究电子钟有重要的现实意义。
设计采用FPGA现场可编程技术，运用自顶向下的设计思想设计电子钟。
避免了硬件电路的焊接与调试，而且由于FPGA的 I /O端口丰富，部逻辑可随意更改，使得数字电子钟的实现较为方便。
本课题使用Cyclone EP1C6Q240的FPGA器件，完成实现一个可以计时的数字时钟。
该系统具有显示时、分、秒，智能闹钟，按键实现校准时钟，整点报时等功能。
满足人们得到精确时间以及时间提醒的需求，方便人们生活。
1.2.国外研究及趋势随着人们生活水平的提高和生活节奏的加快，对时间的要求越来越高，精准数字计时的消费需求也是越来越多。
二十一世纪的今天，最具代表性的计时产品就是电子时钟，它是近代世界钟表业界的第三次革命。
第一次是摆和摆轮游丝的发明，相对稳定的机械振荡频率源使钟表的走时差从分级缩小到秒级，代表性的产品就是带有摆或摆轮游丝的机械钟或表。
第二次革命是石英晶体振荡器的应用，发明了走时精度更高的石英电子钟表，使钟表的走时月差从分级缩小到秒级。
第三次革命就是单片机数码计时技术的应用，使计时产品的走时日差从分级缩小到1/600万秒，从原有传统指针计时的方式发展为人们日常更为熟悉的夜光数字显示方式，直观明了，并增加了全自动日期、星期的显示功能，它更符合消费者的生活需求！因此，电子时钟的出现带来了钟表计时业界跨跃性的进步。
我国生产的电子时钟有很多种，总体上来说以研究多功能电子时钟为主，使电子时钟除了原有的显示时间基本功能外，还具有闹铃，报警等功能。
商家生产的电子时钟更从质量，价格，实用上考虑，不断的改进电子时钟的设计，使其更加的具有市场。
1.3.论文结构第一章详细论述了近些年来，数字化时钟系统研究领域的动态及整个数字化时钟系统的发展状况，同时分析了所面临的问题与解决方案，从而提出了本论文的研究任务。
第二章从研究任务着手，选择符合设计要求的常用芯片及其它元器件，详细论述了各接口电路的设计与连接，以模块化的形式，整合数字化时钟硬件的设计从小到大，从局部到整体，循序渐进，最终实现一个功能齐全的数字化时钟系统。
第三章根据系统设计要求，着手对数字化时钟系统软件进行功能的实现，将各功能模块有机结合，实现时钟走时，实现闹铃、整点报时附加功能。
第四章按照设计思路，在联机调试过程中，对时钟系统的不足和缺点进行分析，将调试过程作重点的记录。
第五章对全文的总结，对本系统功能实现以及制作过程中需要注意的方面，及整个系统软件编写中所吸取的经验教训进行论述，同时，也对整个研究应用进行展望。
第二章编程软件及语言介绍2.1Quarters II编程环境介绍运行环境设计采用quartus II软件实现，因此针对软件需要用到的一些功能在这里进行描述.Quartus II软件界面简单易操作，如下图2.1:图2.1Quartus II软件界面图2.1.1菜单栏1)【File】菜单Quartus II的【 File】菜单除具有文件管理的功能外，还有许多其他选项图2.2Quartus II菜单栏图（1）【New 】选项：新建工程或文件，其下还有子菜单【New Quartus II Project】选项：新建工程。
【Design File】选项：新建设计文件，常用的有：AHDL文本文件、VHDL文本文件、Verilog HDL文本文件、原理图文件等。
【Vector Waveform Five】选项：矢量波形文件。
（2）【Open】选项：打开一个文件。
（3）【New Project Wizard 】选项：创建新工程。
点击后弹出对话框。
单击对话框最上第一栏右侧的“…”按钮，找到文件夹已存盘的文件，再单击打开按钮，既出现如图所示的设置情况。
对话框中第一行表示工程所在的工作库文件夹，第二行表示此项工程的工程名，第三行表示顶层文件的实体名，一般与工程名相同。
图2.3Quartus II新建工程图（4）【creat /update】选项:生成元件符号。
可以将设计的电路封装成一个元件符号，供以后在原理图编辑器下进行层次设计时调用。
2)【 View】菜单：进行全屏显示或对窗口进行切换，包括层次窗口、状态窗口、消息窗口等。
图2.4Quartus II菜单栏全屏切换图3)【Assignments】菜单（1）【Device】选项：为当前设计选择器件。
（2）【Pin】选项：为当前层次树的一个或多个逻辑功能块分配芯片引脚或芯片的位置。
（3）【Timing Ananlysis Setting】选项：为当前设计的 tpd、tco、tsu、fmax等时间参数设定时序要求。
（4）【EDA tool setting】选项：EDA 设置工具。
使用此工具可以对工程进行综合、仿真、时序分析，等等。
EDA 设置工具属于第三方工具。
（5）【Setting】选项：设置控制。
可以使用它对工程、文件、参数等进行修改，还可以设置编译器、仿真器、时序分析、功耗分析等。
（6）【assignment editor】选项：任务编辑器。
（7）【pin planner 】选项：可以使用它将所设计电路的 I/O 引脚合理的分配到已设定器件的引脚上。