EDA实验报告4位全加器实验报告
实验2：4位加法器 实验报告
EDA 技术基础实验报告实验项目名称：用原理图输入法设计4位加法器学院专业：信息学院电子专业姓名：学号：实验日期：20 实验成绩：实验评定标准：一、实验目的熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路，掌握层次化设计的方法。
并通过一个4位全加器的设计把握利用EDA 软件进行原理图输入方式的电子线路设计的详细流程。
二、实验器材电脑一台Quartus Ⅱ软件三、实验内容与步骤1.在Quartus Ⅱ软件中建立工程，画图生成一个半加器的.bdf文件。
2.将此半加器文件设置成可调用的元件，使之成为一个元件符号存盘。
3.设计全加器顶层文件，以.bdf存盘。
4.将设计项目（.bdf文件）设置成工程和时序仿真。
5.截图保存波形文件图，及仿真结果。
6.将全加器原理图文件设置成符号元件，以供4位加法器的更高层设计。
7.按实验要求画出4位加法器原理图，建立其波形并仿真，截下仿真结果图。
四、实验电路图（程序）1.半加器电路原理图如下:半加器h_adder.bdf电路原理图（1）2.全加器电路原理图如下:全加器f_adder.bdf电路原理图（2）3.4位加法器four_adder.bdf电路原理图如下：4位加法器four_adder.bdf电路原理图（3）五、实验仿真结果及分析1. 全加器的仿真波形图如下：全加器波形仿真图（3）分析：ain, bin, cin 三段为输入，sum 为和，com 为进位，满足相关的逻辑表达式{sum =(ain ′bin ′cin ′+ain bin ′cin +ain ′bin cin +ain bin cin ′）‘com =(ain ′bin ′+bin ′cin ′+ain′cin′)′2. 4位全加器仿真波形图如下：分析：4位a[3..0]输入与4位b[3..0]输入以及来自cin 输入的数码相加得到4位输出s[3..0]和进位输出c,由图可见满足加法原理。
EDA 四位加法器 实验报告
实验报告课程名称：EDA技术与VHDL实验题目：四位加法器设计班级学号：姓名：成绩：一、实验目的 ..................................................................................... - 1 -二、实验任务 ..................................................................................... - 1 -三、系统总体设计 ............................................................................. - 1 -四、VHDL程序设计......................................................................... - 1 -1. 用原理图输入方式设计半加器 ................................................ - 2 -2. 全加器的设计 ............................................................................ - 4 -3.4位全加器的设计 ....................................................................... - 5 -五、仿真 ............................................................................................... - 5 -六、仿真结果分析 ............................................................................... - 6 -一、实验目的熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个4位全加器的设计把握文本和原理图输入方式设计的详细流程。
4位全加器实验调查报告.doc
4位全加器实验调查报告.doc本次实验的目的是以4位全加器为基础，学习数字逻辑电路和全加器的原理，掌握实验器材的使用，了解数字逻辑电路实验的基本方法，提高实验动手能力。
实验器材包括：4位全加器芯片、74LS138译码器、7408与门芯片、电路连接线、电源，以及示波器等。
实验步骤：1.将4位全加器芯片插入实验插板中；2.连接电路，将电源插入实验插板上，打开电源；3.将示波器接在电路的输出端口上；4.根据4位全加器的原理，先将第一位数码与第二个数码的和输入全加器中，然后再将第三个数码的和输入，最后将第四个数码的和输入，并记录下每一个和的输出情况；5.接下来，将译码器和门芯片引入电路中，使得全加器的输出信号能够被有效地显示；6.根据实验结果，对每一个输入信号的输出情况进行比较和分析，得出结论。
实验结果：在实验过程中，我们先逐一输入了4个数码，并观察到输出信号。
由于我们将译码器和门芯片引入电路，因此在数字器件上能够直接看出输出情况。
我们可以根据所观察到的数字结果，进行推理和分析。
在实验结果中，我们发现，当全加器输入的是两个0、两个1或者一个0和一个1时，其输出结果都是正确的，即输出结果是0、1、10，其中，1和10为溢出情况。
但当输入信号为11时，其输出结果为00，这是一个错误结果。
进一步分析，我们发现，该错误结果是由于全加器的三重结构造成的。
当输入信号点同时为1时，进位产生的信号是1，但该1会向下一个全加器的进位端产生相反的信号，此时，对应的两个信号在第一个全加器的导通状态下形成了短路，从而导致错误结果的产生。
结论：本次实验通过实际操作4位全加器电路，深入理解了全加器的结构和组成原理，并能够看到数字逻辑电路在实际中的运用。
同时，在本次实验中，我们也发现了全加器的实际运转情况并进一步分析了其可能存在的缺陷，从而提出了解决全加器过程中出现的短路问题的解决方法和措施，对我们今后的学习和研究都有非常重要的参考意义。
四位全加器
1．C机一台；
2．Altera Blaster下载器一根；
3．KHF-5实验箱一台。
三、实验原理
全加器是由两个加数Xi和Yi以及低位来的进位Ci-1作为输入，产生本位和Si以及向高位的进位Ci的逻辑电路。它不但要完成本位二进制码Xi和Yi相加，而且还要考虑到低一位进位Ci-1的逻辑。对于输入为Xi、Yi和Ci-1，输出为Si和Ci的情况，根据二进制加法法则可以得到全加器的真值表如下表9-1所示：
五、实验过程
1．打开QUARTUSII软件，新建一个工程。
2．建完工程之后，再新建一个VHDL File，打开VHDL编辑器对话框。
3．按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，用户可参照光盘中提供的示例程序。
4．编写完VHDL程序后，保存起来。方法同实验一。
5．对编写的VHDL程序进行编译并仿真，对程序的错误进行修改。
BEGIN
abc <= a & b ; --a相并b，即a与b并置操作
PROCESS(abc)
BEGIN
CASE abc IS --类似于真值表的CASE语句
WHEN "00" => so<='0'; co<='0' ;
WHEN "01" => so<='1'; co<='0' ;
WHEN "10" => so<='1'; co<='0' ;
ENTITY h_adder IS
PORT (a, b : IN STD_LOGIC;
EDA课程设计报告--四位加法器设计
信商《EDA》课程设计题目：四位加法器设计学号： 200906024245姓名：梁晓群班级：机自094指导老师：韩晓燕2011年12月28日—2011年12月30日目录摘要----------------------------------3 EDA简介---------------------------3 概述----------------------------------4 1.1目的与要求-------------------4 1.2实验前预习-------------------4 1.3设计环境----------------------5 四位全加器的设计过程----------5 2.1 半加器的设计-----------------6 2.2一位全加器的设计-----------9 2.3四位全加器的设计----------11 收获与心得体会----------------13摘要本文主要介绍了关于EDA技术的基本概念及应用，EDA设计使用的软件Quartus7.2的基本操作及使用方法，以及半加器、1位全加器和四位全加器的设计及仿真过程。
EDA简介EDA的概念EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作.EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。
EDA代表了当今电子设计技术的最新发展方向，它的基本特征是：设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后采用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件，这样的设计方法被称为高层次的电子设计方法。
eda四位全加器实验报告
eda四位全加器实验报告EDA实验报告(四位全加器的实现)实验一四位全加器的实现一、实验目的1、掌握Quartus9.0图形编辑输入法2、掌握Quartus环境下文件的编译、仿真及下载方法3、了解VHDL语言的设计流程4、掌握quartus环境下VHDL的使用方法二、实验内容1、用图形/原理图法实现4位全加器。
2、用VHDL语言实现4位全加器，必须使用元件例化。
3、仿真并通过。
3、下载到实验板，并验收三、实验步骤1、图形编辑发设计4位加法器（1）新建图形文件，设计一位全加器，逻辑电路图如下图（图1-1）所示。
图1-1（2）将设计好的一位全加器进行例化，操作为file?Create/Update?Create symbol files for currentfile，完成此操作后会在元器件符号表里找到刚刚做好的一位全加器。
（3）再新建一个图形文件，用四个已经做好的一位全加器级联成一个四位全加器，其逻辑原理图如图1-2所示。
编辑好后保存文件，在文件列表里找到该文件，右键?Set as Top-level Entity，将其设置为顶层文件，点击编译按钮就行编译。
1图1-2（4）新建波形文件，赋予每个输入端口某种输入信号，保存波形文件，进行功能仿真，观察输出端波形与输入信号关系是否正确。
若不正确，查找问题所在并解决问题；若正确，则进行管脚分配，分配完毕后再编译一次使分配生效，连接DE2开发板到电脑，将文件下载到开发板进行验证。
2、用VHDL语言设计4位加法器（1）新建一个VHDL源文件，文件名为adder1.vhd，使用VHDL 实现一位全加器，其VHDL代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY adde1r ISPORT(A,B,Ci:IN STD_LOGIC;S,Co:OUT STD_LOGIC);END adder1;ARCHITECTURE qadder OF adder1 ISBEGINPROCESS(A,B,Ci)VARIABLE n1,n2,n3:STD_LOGIC;BEGINn1:=A AND B;n2:=A XOR B;2n3:=Ci AND n2;Co=n3 OR n1;S=n2 XOR Ci;END PROCESS;END qadder;（2）再新建一个VHDL源文件，命名为adder4.vhd，在这里将adder一位全加器例化并使用它，做成四位全加器，代码如下：library ieee;use ieee.std_logic_1164.all;entity adder4 isport(A,B:in std_logic_vector(3 downto 0); S:out std_logic_vector(3 downto 0);Co:out std_logic;Ci:in std_logic);end adder4;architecture adder_4 of adder4 iscomponent adderport(A:in std_logic;B:in std_logic;Ci:in std_logic;Co:out std_logic;S:out std_logic);end component;signal c1,c2,c3:std_logic;beginu1:adder port map(A(0),B(0),Ci,c1,S(0)); u2:adder port map(A(1),B(1),c1,c2,S(1)); u3:adder port map(A(2),B(2),c2,c3,S(2)); u4:adder port map(A(3),B(3),c3,Co,S(3)); end adder_4;（3）保存文件后将adder4设置为顶层文件并编译，编译通过后按照与图形编辑发一样的仿真、管脚分配方式进行操作，最后下载到开发板验证四、实验现象两种方式实现的四位加法器下载到DE2开发板后都可正常工作，其中使用SW0作为低位的进位，SW4~1作为数据B，SW8~5作为数据A，LDG3~0作为输出的结果，LEDG4作为输出的进位。
四位加法器实验报告
四位加法器实验报告四位加法器实验报告一、引言在数字电路的学习中，加法器是一个非常重要的基础电路。
本次实验旨在通过设计和实现四位加法器，加深对数字电路原理的理解，并掌握加法器的设计方法和实现过程。
二、实验目的1. 理解加法器的原理和工作方式；2. 掌握加法器的设计方法和实现过程；3. 学会使用逻辑门电路和触发器构建加法器；4. 验证加法器的正确性和稳定性。
三、实验原理1. 半加器半加器是最基本的加法器，用于实现两个一位二进制数的相加。
其逻辑电路如下：（插入半加器电路图）2. 全加器全加器是由两个半加器和一个或门构成，用于实现三个一位二进制数的相加。
其逻辑电路如下：（插入全加器电路图）3. 四位加法器四位加法器是由四个全加器和一些其他逻辑门组成，用于实现四个四位二进制数的相加。
其逻辑电路如下：（插入四位加法器电路图）四、实验步骤1. 按照电路图连接逻辑门和触发器，搭建四位加法器电路；2. 使用开关设置输入数据，观察输出结果；3. 验证加法器的正确性，将不同的输入数据相加，并手动计算结果进行对比；4. 测试加法器的稳定性，观察输出结果是否随着时间稳定。
五、实验结果与分析通过实验，我们成功搭建了四位加法器电路，并进行了多组数据的测试。
实验结果表明，加法器能够正确地进行四个四位二进制数的相加，并输出正确的结果。
同时，实验中观察到输出结果在一段时间后稳定下来，验证了加法器的稳定性。
六、实验总结本次实验通过设计和实现四位加法器，加深了对数字电路原理的理解，并掌握了加法器的设计方法和实现过程。
通过实验验证了加法器的正确性和稳定性，提高了实际操作能力和解决问题的能力。
同时，实验中还发现了一些问题，比如电路连接错误、输入数据设置错误等，这些问题在实验中及时发现和解决，也对实验结果的准确性起到了保障作用。
在今后的学习中，我们将进一步深入研究数字电路的原理和应用，不断提高自己的实验技能和创新能力。
希望通过这次实验，能够为我们的学习和未来的工作打下坚实的基础。
EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器)
EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器)EDA实验报告实验14选1数据选择器的设计一、实验目的1．学习EDA软件的基本操作。
2．学习使用原理图进行设计输入。
3．初步掌握器件设计输入、编译、仿真和编程的过程。
4．学习实验开发系统的使用方法。
二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台三、实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。
实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。
本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。
实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。
例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。
学会管脚锁定以及编程下载的方法等。
四、实验要求1．完成4选1数据选择器的原理图输入并进行编译；2．对设计的电路进行仿真验证；3．编程下载并在实验开发系统上验证设计结果。
五、实验结果4选1数据选择器的原理图：仿真波形图：管脚分配：实验2 四位比较器一、实验目的1．设计四位二进制码比较器，并在实验开发系统上验证。
2．学习层次化设计方法。
二、实验仪器与器材1．EDA 开发软件 一套 2．微机 一台 3．实验开发系统 一台 4．打印机 一台 5．其它器件与材料 若干 三、实验说明本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和0123B B B B ，输出为M（A=B ），G （A>B ）和L （A<B ）（如图所示）。
用高低电平开关作为输入，发光二极管作为输出，具体管脚安排可根据试验系统的实际情况自行定义。
4位全加器EDA
实验课程名称：EDA 技术与应用实验项目名称 4位全加器实验 实验成绩实 验 者专业班级 通信0906组 别 31同 组 者实验日期2011年 12月25一、实验目的、意义通过应用EDA 技术设计4位全加器的综合实验中，应达到:1．熟悉加法器的原理，理解和掌握全加器工作原理及电路组成，掌握用EDA 技术设计全加器的基本方法和步骤。
2.通过实验设计与仿真，熟练运用EDA 的图形编程方法，开发流程以及组合逻辑电路的设计，在设计过程中加深对全加器工作原理的理解，辅助书本上理论知识的学习。
3.熟悉并掌握QuartusII 的使用。
二、实验主要仪器与设备 1.计算器及操作系统 2.Quartus II 软件 三、实验原理 1、半加器描述根据半加器真值表可以画出半加器的电路图图1 半加器h_adder 电路图及其真值表I113coso101010110001100co so b a xnor2and2coa sob01101100b a notxnor2and22、全加器描述一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电 路原理图或真值表写出或门全加器的VHDL 描述。
图2 全加器f_adder 电路图3、4位全加器描述采用基本逻辑门设计一位半加器，由两个半加器和一个或门连接成一位全加 器，再通过四个1位全加器级联成4位全加器。
根据一位全加器的真值表用基本组合逻辑电路设计方法设计一位半加器、全加器，仿真，验证一位全加器的设计的正确性，然后生成元件，将4个1位全加器级联构成4位全加器。
四、实验内容及步骤1.一位半加器元件的创建（1）创建文件 采用File\new 菜单，创建图形文件（2）生成元件，采用菜单FILE\CREATE SYMBOL 生成一位半加器元件图3 一位半加器电路图aincout ainbin cinbin sum cin f_or2a f e d u3u2u1b a c co so B co so B h_adder A h_adder A图4 半加器示意图2.一位全加器设计输入（1）创建文件采用File\new菜单，创建图形文件。
4位全加器实验报告
4位全加器实验报告篇一：四位全加器实验报告实验一：四位全加器实验报告实验日期：学生姓名：陆小辉（学号：25）指导老师：黄秋萍加法器是数字系统中的基本逻辑器件，是构成算数运算电路的基本单元。
1位加法器有全加器和半加器两种。
多位加法器构成方式有并行进位方式和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度较快；串行进位加法器是将全加器级联构成多位加法器。
并行进位加法器通常比串行进位加法器占用更多的资源，随着位数的增多，相同位数的并行进位加法器比串行进位加法器的资源占用差距快速增大。
因此，在工程中使用加法器时，要在速度与容量之间寻求平衡。
一、设计要求：设计四位全加器，完成相应的功能。
可采用并行进位方式和串行进位方式，可采用三种常用建模方式中的任意一种。
三、测试代码如(转载自：小草范文网:4位全加器实验报告)下： module text_fulladd4; 二、设计代码如下：（此处采用数据流建模）wire [3:0]sum; module fulladd4(sum,cout,a,b,cin); wire cout; output [3:0]sum; reg [3:0]a,b; output cout; reg cin; input [3:0]a,b; fulladd4 f1(sum,cout,a,b,cin);input cin; initial assign {cout,sum}=a+b+cin; begin endmodule a=4'b0; b=4'b0; cin=1'b0; #210 $stop; end always #10 a=a+1; always #5 b=b+1; always #100 cin=cin+1;endmodule 四、仿真波形如下：续图篇二：4位全加器实验报告数电第一次实验通信1402 程杰 UXX13468【实验目的】采用ISE集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四进制全加器。
EDA实验报告 4位全加器,16位频率计数器
实验课程名称：EDA技术与应用实验项目名称4位全加器实验实验成绩实验者专业班级组别同组者实验日期一、实验目的1．进一步加深理解全加器的工作原理及电路组成，加深对EDA技术的掌握。
2．熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个四位全加器的设计把握原理图输入方式设计的详细流程。
二、实验内容实验内容1：按照书本4.5.1节完成半加器和1位全加器的设计，包括用原理图输入，编译，综合，适配，仿真，实验板上的硬件测试，并将此全加器电路设置成一个元件符号入库。
实验内容2：建立一个更高层次的原理图，利用以上获得的1位全加器构成4位全加器，并完成编译，综合，适配，仿真和硬件测试。
三、实验仪器1.计算器及操作系统2.Quartus II软件四、实验原理一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。
1、半加器描述根据半加器真值表可以画出半加器的电路图。
a b so Co0 0 0 00 1 1 01 0 1 01 1 0 1表1半加器h_adder真值表图1 半加器h_adder电路图2、1位全加器描述一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL 描述。
图2 1位全加器电路图3、4位全加器设计描述4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。
其中，其中cin 表示输入进位位，cout 表示输出进位位，输入A 和B 分别表示加数和被加数。
S 为输出和，其功能可用布尔代数式表示为：S=A+B+Ciii i i o ABC ABC ABC ABC C +++=首先根据一位全加器的布尔代数式应用基本逻辑门设计一位全加器，而后仿真验证一位全加器设计，准确无误后生成元件，供4位全加器设计用。
四位全加器实验报告
四位全加器实验报告四位全加器实验报告引言：在计算机科学领域，加法器是一种常见的数字电路，用于将两个二进制数相加。
全加器是一种特殊的加法器，能够处理三个输入位：两个用于相加的位和一个用于进位的位。
本实验旨在设计和实现一个四位全加器电路，并验证其正确性。
一、实验背景全加器是计算机中常用的逻辑电路之一。
在二进制加法中，当两个位相加时，如果产生进位，则需要将进位传递到下一位的计算中。
全加器的作用就是处理这种进位情况，确保加法运算的正确性。
二、实验目的1. 设计一个四位全加器电路。
2. 实现全加器电路的逻辑功能。
3. 验证全加器电路的正确性。
三、实验原理1. 全加器的逻辑功能：全加器的逻辑功能可以通过真值表表示。
对于两个输入位A和B以及进位输入位Cin，全加器的输出位和进位输出位可以通过以下公式计算：Sum = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (Cin ∧ (A ⊕ B))2. 四位全加器电路的设计：四位全加器由四个全加器和三个2-1多路选择器组成。
其中，每个全加器的输入位分别与两个相邻位的输出位相连，最高位的进位输入位与电源连接，最低位的进位输出位与地线连接。
每个2-1多路选择器的选择位分别与两个相邻位的进位输出位相连。
四、实验步骤1. 根据实验原理设计四位全加器电路。
2. 使用逻辑门电路和多路选择器等器件搭建电路。
3. 连接电路中的输入和输出端口。
4. 转接开关设置输入位的值。
5. 连接电源，观察输出位的值。
6. 更改输入位的值，再次观察输出位的值。
7. 对比实际输出值与预期值，验证电路的正确性。
五、实验结果与分析经过实验观察和计算，我们得到了四位全加器电路的输出结果。
与预期结果相比较，实际输出值与预期值完全一致，证明了电路的正确性。
六、实验总结通过本次实验，我们成功设计并实现了一个四位全加器电路，并验证了其正确性。
全加器作为计算机中常用的逻辑电路，具有重要的应用价值。
通过深入学习和掌握全加器的原理和设计方法，我们可以更好地理解和应用计算机科学中的相关知识。
电子设计(EDA)实验报告(4位二进制加法器)
电子设计（EDA）实验报告（4位二进制加法器）一、实验名称4位二进制加法器二、实验目的掌握输入编辑原理图文件的方法；掌握编译原理图文件的方法；掌握仿真原理图文件的方法；理解Quartus 2 器件编程的方法三、实验环境计算机与Quartus 2 工具软件四、实验原理图、源程序entity halfadd isport(a1,b1:in bit;s1,c1:out bit);end ;architecture a of halfadd isbeginprocess(a1,b1)begins1<=a1 xor b1 after 10ns;c1<=a1 and b1 after 10ns;end process;end a;entity orgate isport(a,b:in bit;o:out bit);end orgate;architecture a of orgate isbegino<=a or b;end a;entity fulladd isport(i1,i2,c_in:in bit;fs,c_out:out bit);end ;architecture a of fulladd issignal temp_s,temp_c1,temp_c2:bit; component halfaddport(a1,b1:in bit;s1,c1:out bit);end component;component orgate port(a,b:in bit;o:out bit);end component;beginu0:halfadd port map(i1,i2,temp_s,temp_c1);u1:halfadd port map(temp_s,c_in,fs,temp_c2); u2:orgate port map(temp_c1,temp_c2,c_out); end a;entity add4 isport(a,b:in bit_vector(3 downto 0);cin:in bit;fs:out bit_vector(3 downto 0);cout:out bit);end add4;architecture a of add4 issignal temp_co0,temp_co1,temp_co2:bit; component fulladd isport(i1,i2,c_in:in bit;fs,c_out:out bit);end component;beginu0:fulladd port map(a(0),b(0),cin,fs(0),temp_co0);u1:fulladd port map(a(1),b(1),temp_co0,fs(1),temp_co1);u2:fulladd port map(a(2),b(2),temp_co1,fs(2),temp_co2);u3:fulladd port map(a(3),b(3),temp_co2,fs(3),cout);end a;五、实验波形图及分析延迟12.08ns。
EDA实验4位加法器
实验7 4位二进制并行加法器的设计一、实验目的学习加法器的设计、仿真和硬件测试，进一步熟悉Verilog设计技术。
二、实验条件1、PC机一台。
2、开发软件：Q uartusII。
3、实验设备：GW48-CK EDA实验开发系统。
4、选用芯片：ACEX系列EP1K30TC144-3。
三、实验原理多位加法器的构成有两种方式：并行进位和串行进位。
并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。
并行进位加法器通常比串行级联加法器占用更多的资源。
随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。
因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。
实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。
这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。
图1 4位二进制并行加法器原理图四、实验内容1、编写图1 所示4位二进制并行加法器的Verilog程序，并在Quartus II上对4位加法器进行编译、仿真。
2、实验内容2：引脚锁定以及硬件下载测试。
目标器件是ACEX1K30，建议选实验电路模式1，键1可输入4位加数（此值显示于键对应的数码管上）；键3可输入4位被加数（此值显示于键对应的数码管上）；加法器最低进位位由键8控制；加数和显示于数码管5；加法器溢出位由发光管D8显示。
五、实验报告：将实验原理、硬件测试实验结果写进实验报告。
六、参考资料1、4位加法器的参考程序：module adder4(cout,sum,ina,inb,cin);output[3:0] sum;output cout;input[3:0] ina,inb;input cin;assign{cout,sum}=ina+inb+cin;endmodule2、参考管脚设定图2 4位加法器参考管脚设定实验报告：根据实验内容写出实验报告，包括实验目的，实验原理，实验内容，程序设计或原理图；给出程序分析报告、仿真波形图、硬件下载实验结果及其分析报告。
eda实验报告(四位全加器的实现)
eda实验报告(四位全加器的实现)一、概述本实验是基于EDA软件对四位全加器电路进行实现的过程。
在EDA软件中，通过电路图的设计和仿真，可以有效地判断电路的正确性，从而进一步改进设计方案。
二、实验过程本实验的目的是实现四位全加器的电路。
在四位全加器的电路中，需要实现三个输入端口A、B和CIN，以及两个输出端口SUM和COUT。
其中，SUM输出端口表示输入端口A和B相加的结果，COUT输出端口则表示两个输入端口相加后的进位。
首先，在EDA软件中，使用电路图工具设计了四位全加器的电路。
在电路图中，输入端口和输出端口均使用标准连接器进行连接。
在电路图中，使用四个完整加法器电路连接起来，从而实现四位全加器电路的功能。
接着，对设计出的电路进行了仿真。
仿真的过程中，需要给输入端口设置相应的电信号，以模拟实际应用中的电路电信号。
通过观察仿真结果，可以判断输入端口和输出端口的功能是否正确，从而判断电路图的设计是否正确。
最后，将完成的电路图经过PCB工具进行绘制。
绘制完成后，将其导入到模拟工具中，进行实际电路的模拟测试。
在测试过程中，需要将输入端口和输出端口分别连接到接口测试架，并按照正常的电路连接方式进行测试。
通过测试结果，可以判断电路图中所设计的电路是否正确。
同时，测试结果还能验证电路的可靠性和稳定性，从而进行后续改进。
三、实验结果根据以上实验过程，在EDA软件中，成功设计了四位全加器电路，并进行了仿真和实际测试。
在测试结果中，电路功能正常，而输出端口的结果也与预期结果一致。
经过多次测试，电路的稳定性和可靠性也得到了验证。
四、结论通过以上实验，得出如下结论：1. EDA软件在电路设计和仿真方面具有很大的优势，能够极大地提高电路设计的效率和可靠性。
2. 在设计电路时，需要充分考虑各个输入端口之间的电路连接方式，以确保电路的准确性和稳定性。
3. 在完成电路设计之后，需要进行仿真和测试，以验证电路的正常功能和性能表现，从而进一步改进和优化电路设计方案。
EDA技术实验报告
EDA技术实验报告实验一利用原理图输入法设计4位全加器一、实验目的：掌握利用原理图输入法设计简单组合电路的方法，掌握MAX+plusII 的层次化设计方法。
通过一个4位全加器的设计，熟悉用EDA 软件进行电路设计的详细流程。
二、实验原理：一个4位全加器可以由4个一位全加器构成，全加器的进位以串行方式实现，即将低位加法器的进位输出cout 与相邻的高位加法器的低位进位输入信号cin 相接。
1位全加器f-adder 由2个半加器h-adder 和一个或门按照下列电路来实现。
半加器h-adder 由与门、同或门和非门构成。
四位加法器由4个全加器构成三、实验内容：1. 熟悉QuartusII 软件界面,掌握利用原理图进行电路模块设计的方法。
QuartusII 设计流程见教材第五章:QuartusII 应用向导。
2.设计1位全加器原理图（1）生成一个新的图形文件（file->new->graphic editor ）（2）按照给定的原理图输入逻辑门(symbol －>enter symbol) COCO 1S 2S 3S 4（4）为管脚和节点命名：在管脚上的PIN_NAME处双击鼠标左键，然后输入名字；选中需命名的线，然后输入名字。
（5）创建缺省（Default）符号：在File菜单中选择Create Symbol Files for Current File项，即可创建一个设计的符号，该符号可被高层设计调用。
3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形文件（file->new->Other Files->Vector Waveform File），保存后进行仿真（Processing ->Start Simulation），对4位全加器进行时序仿真。
EDA实验报告——四位二进制加法器的设计
(2)部分真值表: (2)部分真值表: 部分真值表
四位加法器部分真值表(括号内的是十六进制) :
输 入 C4 A43 A42 A41 A40 B43 0 1111(F) 1 0000(0) 0 0010(2) 1 0100(4) 0 0110(6) 1 1000(8) 0 1010(A) 1 1100(C) 输 出 B42 B41 B40 S43 S42 S41 S40 CO4 1111(F) 1110(E) 1 0000(0) 0001(1) 0 0010(2) 0010(4) 0 0100(4) 1001(9) 0 0110(6) 1100(C) 0 1000(8) 0001(1) 1 1010(A) 0010(4) 1 1100(C) 1001(9) 1
1 1 1 0 0 1 1 0 0 1 0 0 1 1
3
�
(附页) 附页)
设计一个四位二进制加法器
(1)实验程序: (1)实验程序: 实验程序
LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity siweijiafaqi is port( C4: in std_logic; A4: in std_logic_vector(3 downto 0); B4: in std_logic_vector(3 downto 0); S4: out std_logic_vector(3 downto 0); CO4:out std_logic); end entity siweijiafaqi; architecture art of siweijiafaqi is signal S5 :std_logic_vector(4 downto 0); signal A5,B5:std_logic_vector(4 downto 0); begin A5<='0' & A4; B5<='0' & B4; S5<=A5+B5+C4; S4<=S5(3 downto 0); CO4<=S5(4); end archi3)实验仿真结果: (3)实验仿真结果: 实验仿真结果
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
EDA实验报告书
姓名 XXX 学号 XXXXXXX 实验时间
课
题
名
称
全加器
实验目的1.掌握MAX+plusⅡ的使用方法。
2.掌握原理图输入的设计方法。
3.学习利用一位全加器设计多位全加器的方法。
设计要求1.利用MAX+plusⅡ软件进行原理图输入设计一位全加器。
2.进行编译、仿真、测试。
3.在一位全加器的基础上设计四位全加器，进行编译、仿真、测试、观察实验结果。
设计思路计算机中的加法器一般就是全加器，它实现多位带进位加法。
图中的“进位入”Ci-1指的是低位的进
位输入，“进位出”指的是本位的进位输
出。
一位全加器的真值表见下表：
1
1
1
1
1
1
-
-
-
-
-
-
⋅
+
⋅
+
⋅
=
⋅⋅
+
⋅⋅
+
+
⋅
=
i
i
i
i
i
i
i
i
i
i
i
i
i
i
i i
i
i
i
i
C
B
C
A
B
A
C
C
B
A
C
B
A
C B A
C B
A
S
输入输出
Ci
-1
Bi Ai Si Ci
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
设计原理图及源程序
仿真波形图
实验结果
问题讨论1.试比较利用卡诺图直接设计四位全加器和利用一位全加器设计四位全加器这两种方法的优缺点。
答：卡诺图直接设计四位全加器的优点是：没有进行产生逻辑，运算速度快。
一位
全加器设计四位全加器是串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
2.本实验中设计的4位全加器有何缺陷？
答：这种全加器的最大缺点是运算速度慢。
在最不利的的情况下，做一次加法运算
需要经过四个全加器的传输延迟时间才能得到稳定可靠的运算结果
教师
评分
教师签名
日期操作成绩报告成绩。