EDA实验报告4位全加器实验报告
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EDA实验报告书
姓名 XXX 学号 XXXXXXX 实验时间
课
题
名
称
全加器
实验目的1.掌握MAX+plusⅡ的使用方法。
2.掌握原理图输入的设计方法。
3.学习利用一位全加器设计多位全加器的方法。
设计要求1.利用MAX+plusⅡ软件进行原理图输入设计一位全加器。
2.进行编译、仿真、测试。
3.在一位全加器的基础上设计四位全加器,进行编译、仿真、测试、观察实验结果。
设计思路计算机中的加法器一般就是全加器,它实现多位带进位加法。
图中的“进位入”Ci-1指的是低位的进
位输入,“进位出”指的是本位的进位输
出。一位全加器的真值表见下表:
1
1
1
1
1
1
-
-
-
-
-
-
⋅
+
⋅
+
⋅
=
⋅⋅
+
⋅⋅
+
+
⋅
=
i
i
i
i
i
i
i
i
i
i
i
i
i
i
i i
i
i
i
i
C
B
C
A
B
A
C
C
B
A
C
B
A
C B A
C B
A
S
输入输出
Ci
-1
Bi Ai Si Ci
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
设计原理图及源程序
仿真波形图
实验结果
问题讨论1.试比较利用卡诺图直接设计四位全加器和利用一位全加器设计四位全加器这两种方法的优缺点。
答:卡诺图直接设计四位全加器的优点是:没有进行产生逻辑,运算速度快。一位
全加器设计四位全加器是串行进位方式是将全加器级联构成多位加法器。通常,并行加法器比串行级联加法器占用更多的资源,并且随着位数的增加,相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
2.本实验中设计的4位全加器有何缺陷?
答:这种全加器的最大缺点是运算速度慢。在最不利的的情况下,做一次加法运算
需要经过四个全加器的传输延迟时间才能得到稳定可靠的运算结果
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