第六讲 VHDL的元件例化语句

1位D触发器的 位 触发器的 触发器的VHDL程序文件： 程序文件： 程序文件 library ieee; use ieee.std_logic_1164.all; entity shift_reg1 is port(clk:in std_logic; D:in std_logic; Q:out std_logic); end entity; architecture one of shift_reg1 is begin process(clk,D) begin if clk'event and clk='1' then Q<=D; end if; end process; end one;
输入与非门元件， 例1：利用 输入与非门元件，设计 输入的与 ：利用2输入与非门元件 设计4输入的与 非与非电路。 非与非电路。 方法2： 方法 ：将元件声明放在程序包里进行说明
第一步：设计 输入与非门 输入与非门， 第一步：设计2输入与非门，其VHDL源程序为 源程序为 nand_2.vhd; 第二步：元件声明，放在程序包里，其VHDL源程序 第二步：元件声明，放在程序包里， 源程序 为mypkg.vhd; 第三步：元件例化， 第三步：元件例化，其VHDL源程序为 源程序为 mynand_4.vhd;
元件例化语句分为元件声明和元件例化 两部分。 用元件例化方式设计电路的方法是： （1）完成各种元件的设计。 （2）元件声明。 （3）通过元件例化语句调用这些元件， 产生需要的设计电路。
元件声明语句的格式
COMPONENT 元件名 [GENERIC <参数说明 ；] 参数说明>； 参数说明 PORT <端口说明 ； 端口说明>； 端口说明 END COMPONENT； ；
生成语句
生成语句（ 生成语句（GENERATE）是一种可以建立重复结构或者是在多个模块 ） 的表示形式之间进行选择的语句。 的表示形式之间进行选择的语句。由于生成语句可以用来产生多个相 同的结构，因此使用生成语句就可以避免多段相同结构的VHDL程序 同的结构， 因此使用生成语句就可以避免多段相同结构的 程序 的重复书写（相当于‘复制’ 的重复书写（相当于‘复制’）。 生成语句有两种形式： 模式和IF- GENERATE模式。 模式。 生成语句有两种形式：FOR- GENERATE模式和 模式和 模式 FOR- GENERATE 模式的生成语句 FOR- GENERATE 模式生成语句的书写格式为： 模式生成语句的书写格式为： [标号：]FOR 循环变量 IN 离散范围 GENERATE 标号： 标号 <并行处理语句 ； 并行处理语句>； 并行处理语句 END GENERATE [标号 ； 标号]； 标号
4位D触发器的 位 触发器的 触发器的VHDL程序文件： 程序文件： 程序文件
library ieee; use ieee.std_logic_1164.all; entity shift_reg4 is port(clk:in std_logic; D:in std_logic; Q:out std_logic); end shift_reg4; architecture one of shift_reg4 is component shift_reg1 port(clk:in std_logic; D:in std_logic; Q:out std_logic); end component;--元件声明 元件声明 signal Q0,Q1,Q2:std_logic; begin --元件例化 元件例化 u0:shift_reg1 port map(clk,D,Q0); u1:shift_reg1 port map(clk,Q0,Q1); u2:shift_reg1 port map(clk,Q1,Q2); u3:shift_reg1 port map(clk,Q2,Q); end one;
library ieee; use ieee.std_logic_1164.all; use work.mypkg.all;--打开程序包 打开程序包 entity mynand_4 is port(a,b,c,d:in std_logic; y:out std_logic); end mynand_4; architecture one of mynand_4 is signal y1,y2:std_logic; begin --元件例化 元件例化 u1:nand_2 port map(a,b,y1); u2:nand_2 port map(c,d,y2); u3:nand_2 port map(y1,y2,y); end one;
第六讲 VHDL硬件描述语言_4
教学课时： 学时 教学课时：2学时 教学内容： 教学内容： VHDL语句 语句 学时） （1）元件例化语句（1学时） ）元件例化语句（ 学时 学时） （2）生成语句（1学时） ）生成语句（ 学时
元件例化语句
元件例化就是将预先设计好的设计实体 元件例化就是将预先设计好的设计实体 定义为一个元件， 定义为一个元件，然后利用映射语句将 此元件与另一个设计实体中的指定端口 相连，从而进行层次化设计。 相连，从而进行层次化设计。元件例化 是使VHDL设计实体构成“自上而下” 设计实体构成“ 是使 设计实体构成 自上而下” 自下而上” 或“自下而上”层次化设计的一种重要 途径。 途径。
其中循环变量的值在每次的循环中都将发生变化； 其中循环变量的值在每次的循环中都将发生变化；离散范 围用来指定循环变量的取值范围， 围用来指定循环变量的取值范围，循环变量的取值将从取值 范围最左边的值开始并且递增到取值范围最右边的值， 范围最左边的值开始并且递增到取值范围最右边的值，实际 上也就限制了循环的次数； 上也就限制了循环的次数；循环变量每取一个值就要执行一 语句体中的并行处理语句； 次GENERATE语句体中的并行处理语句；最后 语句体中的并行处理语句 最后FORGENERATE模式生成语句以保留字 模式生成语句以保留字END GENERATE [标 模式生成语句以保留字 标 语句的循环。 号：]；来结束 ；来结束GENERATE语句的循环。 语句的循环 生成语句的典型应用是存储器阵列和寄存器。 生成语句的典型应用是存储器阵列和寄存器。下面以四位 移位寄存器为例，说明FOR- GENERATE模式生成语句的优 移位寄存器为例，说明 模式生成语句的优 点和使用方法。 点和使用方法。
package 程序包名 is 程序包头说明部分 end 程序包名; package body 程序包名 is 程序包体说明部分及包体内容 end 程序包名;
如何打开程序包？ 用语句use work.程序包名.all;打开程序包。 其中，work库是用户设计的现行工作库，用 于存放自己设计的工程项目。在QuartusII 的根目录下为设计建立一个工程目录（即文 件夹），VHDL综合器将此目录默认为work 库。但work不是设计项目的目录名，而是一 个逻辑名。VHDL标准规定work库总是可见 的，因此，在程序设计时不需要明确指定。
生成的RTL视图： 视图： 生成的 视图
library ieee; use ieee.std_logic_1164.all; entity nand_2 is port(a,b:in std_logic; y:out std_logic); end nand_2; architecture one of nand_2 is begin process(a,b) begin y<=a nand b; end process; end one;
用将元件声明放在程序包里的设计方法设计4输入的与非 用将元件声明放在程序包里的设计方法设计 输入的与非 与非门，详见演示实例mynand_4.qpf。 与非门，详见演示实例 。 (1)在QuartusII 的根目录下新建工程 的根目录下新建工程mynand_4. 在 (2)编辑 编辑VHDL源程序文件 编辑 源程序文件 nand_2.vhd,mypkg.vhd,mynand_4.vhd. nand_2.vhd用来描述 输入与非门。 用来描述2输入与非门。 用来描述 输入与非门 mypkg.vhd用来进行元件声明。 用来进行元件声明。 用来进行元件声明 mynand_4.vhd实现元件例化。 实现元件例化。 实现元件例化
程序包(p228)
在设计实体中声明的数据类型、数据对象 只能用于本实体和结构体内部，不能被 其他实体和结构体使用，就像高级语言 中的局部变量一样。为了使数据类型、 元件等能被多个设计实体调用或共享， VHDL提供了程序包的机制。程序包就像 是公用的工具箱，各个设计实体都可使 用其中定义的工具。
程序包的格式
思考题
用一位D触发器，利用元件例化语句实现 位移位寄存器 位移位寄存器。 用一位 触发器，利用元件例化语句实现4位移位寄存器。 触发器 思路： 思路： 触发器的源程序文件shift_reg1.vhd。 （1）设计一位 触发器的源程序文件 ）设计一位D触发器的源程序文件 。 （2）用元件例化实现4位移位寄存器文件 ）用元件例化实现 位移位寄存器文件shift_reg4.vhd。 。 位移位寄存器文件
library ieee; use ieee.std_logic_1164.all; entity nand_4 is port(a,b,c,d:in std_logic; y:out std_logic); end nand_4; architecture one of nand_4 is --元件声明 元件声明 component nand_2 port(a,b:in std_logic; y:out std_logic); end component;--元件声明 元件声明 signal y1,y2:std_logic; begin u1:nand_2 port map(a,b,y1);--元件例化 元件例化 u2:nand_2 port map(c,d,y2); u3:nand_2 port map(y1,y2,y); end one;
library ieee; use ieee.std_logic_1164.all; entity nand_2 is port(a,b:in std_logic; y:out std_logic); end nand_2; architecture one of nand_2 is begin process(a,b) begin y<=a nand b; end process; end one; library ieee; use ieee.std_logic_1164.all; package mypkg is component nand_2 port(a,b:in std_logic; y:out std_logic);--元件声明 元件声明 end component; end mypkg;
元件例化举例
输入与非门元件， 例1：利用 输入与非门元件，设计 输入的与非与非 ：利用2输入与非门元件 设计4输入的与非与非 电路。 电路。 方法一:在调用文件里声明元件 在调用文件里声明元件， 方法一 在调用文件里声明元件，它放在结构体的 begin之前。 之前。 之前 第一步：设计2输入与非门 输入与非门， 第一步：设计 输入与非门，其VHDL源程序为 源程序为 nand_2.vhd; 第二步：元件声明及元件例化， 第二步：元件声明及元件例化，其VHDL源程序为 源程序为 nand_4.vhd;
元件例化语句的格式
元件例化就是将元件的引脚与调用该元件 的端口ຫໍສະໝຸດ Baidu引脚相关联。关联方法有位置关 联，名字关联，混合关联。
（1）位置关联方式 ） 例化名： map(信号 信号1，信号2， 例化名：元件名 port map(信号1，信号2，.....); （2）名字关联方式 ） 例化名：元件名 port map(信号关联式 ，信号关联式2，.....); 例化名： 信号关联式1，信号关联式 ， 信号关联式 信号关联式形如： 意思是将元件的引脚a与调用该元 信号关联式形如：a=>a1,b=>b1,意思是将元件的引脚 与调用该元 意思是将元件的引脚 件的端口a1相关联 这种情况下，位置可以是任意的。 相关联。 件的端口 相关联。这种情况下，位置可以是任意的。 （3）混合关联方式 ） 将上述两种相结合，即为混合关联方式。 将上述两种相结合，即为混合关联方式。