数电-时序逻辑电路练习题(修改) (2)
时序逻辑电路习题与答案
第12章时序逻辑电路自测题一、填空题1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。
2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。
3．用来累计和寄存输入脉冲个数的电路称为。
4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。
、5．、寄存器的作用是用于、、数码指令等信息。
6．按计数过程中数值的增减来分，可将计数器分为为、和三种。
二、选择题1．如题图12.1所示电路为某寄存器的一位，该寄存器为。
A、单拍接收数码寄存器；B、双拍接收数码寄存器；C、单向移位寄存器；D、双向移位寄存器。
2．下列电路不属于时序逻辑电路的是。
A、数码寄存器；B、编码器；C、触发器；D、可逆计数器。
3．下列逻辑电路不具有记忆功能的是。
A、译码器；B、RS触发器；C、寄存器；D、计数器。
4．时序逻辑电路特点中，下列叙述正确的是。
A、电路任一时刻的输出只与当时输入信号有关；B、电路任一时刻的输出只与电路原来状态有关；C、电路任一时刻的输出与输入信号和电路原来状态均有关；D、电路任一时刻的输出与输入信号和电路原来状态均无关。
5．具有记忆功能的逻辑电路是。
A、加法器；B、显示器；C、译码器；D、计数器。
6．数码寄存器采用的输入输出方式为。
A、并行输入、并行输出；B、串行输入、串行输出；C、并行输入、串行输出；D、并行输出、串行输入。
三、判断下面说法是否正确，用“√"或“×"表示在括号1．寄存器具有存储数码和信号的功能。
( )2．构成计数电路的器件必须有记忆能力。
( )3．移位寄存器只能串行输出。
( )4．移位寄存器就是数码寄存器，它们没有区别。
( )5．同步时序电路的工作速度高于异步时序电路。
( )6．移位寄存器有接收、暂存、清除和数码移位等作用。
（）思考与练习题时序逻辑电路的特点是什么?时序逻辑电路与组合电路有何区别?在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码D3D2D1D0=0110时，在CP的作用下，Q3Q2Q1Q0状态如何变化?题图12.2所示移位寄存器的初始状态为111，画出连续3个C P脉冲作用下Q2Q1Q0各端的波形和状态表。
数电-时序逻辑电路练习题(修改) (2)
第
22
页
数字电子技术 8、计数器工作时，对
第 5 章 时序逻辑电路 出现的个数进行计数。
填空题
参考答案
分析提示
时钟脉冲CP
计数器，在时钟脉冲CP作用下进行状态转换，并用不同的 状态反应时钟脉冲CP出现的个数。
第
23
页
数字电子技术
第 5 章 时序逻辑电路
填空题
9、构成一个2n 进制计数器，共需要
个触发器。
第 3 页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
3、图示各逻辑电路中，为一位二进制计数器的是
Q Q
Q Q
(
)。
C1 1D
A
Q
CP
√
Q
C1 1D
B
CP
×
_
Q
_
Q 1J
C
C1 1J 1K CP
×
D
C1 1K 1 CP
×
分析提示
一位二进制计数器的状态方程为
Q n 1 Q
n
每作用1个时钟CP 信号，状态变化1次。 按各电路的连接方式，求出驱动方程 并代入特性方程 。
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数字电子技术
第 5 章 时序逻辑电路
填空题
7、根据计数过程中，数字增、减规律的不同，计数器可分为
计数器、 计数器和可逆计数器三种类型。
参考答案 分析提示
加法
减法
加法计数器：在时钟脉冲CP作用下，计数器递增规律计数。 减法计数器：在时钟脉冲CP作用下，计数器递减规律计数。 可逆计数器：在时钟脉冲CP作用下，计数器可递减规律计数、 可递减规律计数。
第 19 页
数字电子技术
《时序逻辑电路》练习题及答案 (2)
《时序逻辑电路》练习题及答案[6.1]分析图P6-1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
图P6-1[解]驱动方程：311QKJ==，状态方程：nnnnnnn QQQQQQQ13131311⊕=+=+；122QKJ==，nnnnnnn QQQQQQQ12212112⊕=+=+；33213QKQQJ==，，nnnn QQQQ12313=+；输出方程：3QY=由状态方程可得状态转换表，如表6-1所示；由状态转换表可得状态转换图，如图A6-1所示。
电路可以自启动。
表6-1nnn QQQ123YQQQ nnn111213+++nnn QQQ123YQQQ nnn111213+++00000 101001 1001001000110100010010 111011 1000 1011 1010 1001 1图A6-1电路的逻辑功能：是一个五进制计数器，计数顺序是从0到4循环。
[6.2]试分析图P6-2时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A为输入逻辑变量。
图P6-2[解]驱动方程：21QAD=，212QQAD=状态方程：nn QAQ211=+，)(122112nnnnn QQAQQAQ+==+输出方程：21QQAY=表6-2由状态方程可得状态转换表，如表6-2所示；由状态转换表可得状态转换图，如图A6-2所示。
电路的逻辑功能是：判断A是否连续输入四个和四个以上“1”信号，是则Y=1，否则Y=0。
图A6-2[6.3]试分析图P6-3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。
图P6-3[解]321QQJ=，11=K；12QJ=，312QQK=；23213QKQQJ==，=+11nQ32QQ·1Q；2112QQQ n=++231QQQ；3232113QQQQQQ n+=+Y = 32QQ电路的状态转换图如图A6-3所示，电路能够自启动。
时序逻辑电路练习试题
4．有一T 触发器，在T =1时，加上时钟脉冲，则触发器 。
A ．保持原态 B ．置0 C ．置1 D ．翻转 5．假设JK 触发器的现态Q n =0，要求Q n +1=0，则应使 。
A ．J=×，K =0 B ．J=0，K=× C ．J=1，K=× D ．J=K=16．电路如图T4.6所示。
实现A Q Q n n +=+1的电路是 。
A ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
A ．B ．C ．D ．图T4.79．将D 触发器改造成T 触发器，如图T4.9所示电路中的虚线框内应是 。
图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 13．用n 只触发器组成计数器，其最大计数模为 。
A ．n B ．2n C ．n 2 D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为 ：A AA ACPCPCPTQA ．01011B ．01100C ．01010D ．0011115．图T4.15所示为某计数器的时序图，由此可判定该计数器为 。
A ．十进制计数器 B ．九进制计数器 C ．四进制计数器 D ．八进制计数器图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。
图T4.16A ．101B ． 100C ． 011D ． 00017．电路图T4.17所示。
设电路中各触发器当前状态Q 2 Q 1 Q 0为110，请问时钟CP 作用下，触发器下一状态为 。
图T4.17A ． 101B ．010C ．110D ．11118．电路如图T4.18所示， 74LS191具有异步置数的逻辑功能的加减计数器，其功CPQ 0Q 1Q 2Q 32能表如表T4.18所示。
时序逻辑电路练习及答案(2)
时序逻辑电路练习及答案一、填空题（每空2分，共22分）1、时序逻辑电路中一定包含__________。
2、时序逻辑电路在任一时刻的输出不仅取决于_________,而且还取决于__________。
3、根据存储电路中触发器的动作特点不同，时序逻辑电路可以分为________时序逻辑电路和________时序逻辑电路。
4、若要构成七进制计数器，电路需要个状态，最少用个触发器，它有个无效状态。
5、若两个电路状态在相同的输入下有相同的输出，并且转换到同样一个次态去，则称这两个状态为___________。
6、触发器在脉冲作用下同时翻转的计数器叫做计数器， n位二进制计数器的容量等于。
二、判断题（每题2分，共10分）1、时序电路包含组合电路和存储电路两部分，存储电路是必不可少的。
2、同步时序逻辑电路中的无效状态是由于状态表没有达到最简所造成的。
3、即使电源关闭，移位寄存器中的内容也可以保持下去。
4、采用 74LS161 芯片可构成地址计数器，但最多不能超过 8 位地址。
5、74LS190 芯片和74HC190芯片功能完全相同三、选择题（每题3分，共18分）1、下列电路中，能够存储数字信息的是（）；A 译码器；B 全加器；C 寄存器；D 编码器；2、时序逻辑电路的输出状态的改变( )。
A. 仅与该时刻输入信号的状态有关；B. 仅与时序电路的原状态有关；C. 与A.、B.皆有关D.输出信号的次态3、( )触发器可以用来构成移位寄存器。
A. 基本R-SB. 同步R-SC. 同步D D. 边沿D4、用n个触发器构成计数器，可得到最大计数长度是（）。
2 nA、nB、n2C、n2D、15、用触发器设计一个24进制的计数器，至少需要( )个触发器。
A、 3B、4C、 5D、66、一个4位的二进制加计数器，由0000状态开始，经过25个时钟脉冲后，此计数器的状态为( )A、1100B、1000C、1001D、1010四、时序逻辑电路的分析（30分）电路如图所示，按要求进行分析。
数字电子技术时序逻辑电路习题
5、画逻辑电路图
T1 = Q1 + XQ0 T0 = XQ0 + XQ0 Z = XQ1Q0
第43页/共55页
6、检查自启动
全功能状态转换表
现 入 现 态 次 态 现驱动入 现输出
Xn Q1n Q0nQ1n+1Q0n+1 T1 T0
Zn
1/0
0/0 0 0 0 0 1 0 1
0
现入 现态 次 态
X Q1 Q0 Q1 Q0 0 0 00 1 0 0 11 0 0 1 00 0
1 0 00 1 1 0 11 0 1 1 01 1 1 110 0
现驱动入 现输出
D1 D0 01 10 00
Z1 Z2
00 00 10
01 10 11 00
00 00 00 01
D1 = Q1Q0 + Q1Q0X
标题区
节目录
第14页/共55页
X/Z
S0 1/0
S1
1/1
0/0
S2
10101…
题6.2(1)的状态转移图
③ 状态间的转换关系
标题区
节目录
第15页/共55页
X/Z
0/0 S0 1/0
S1 1/0
1/1
11…
0/0
0/0
100…
S2
题6.2(1) 的原始状态转移图
标题区
节目录
第16页/共55页
(2) 解：① 输入变量为X、输出变量为Z；
S1 1/0
11…
0/0
1/1
0/0
100…
S2
题6.2(2) 的原始状态转移图
标题区
节目录
第19页/共55页
数字电路第六章时序逻辑电路练习题CAO
第六章时序逻辑电路复习练习题一、填空题：1.构造一个模6计数器需要个状态，个触发器。
构成一个1位十进制同步加法计数器至少需要（）个JK触发器，一个1位5进制同步加法计数器至少需要（）个JK触发器。
2.若要构成七进制计数器，最少用_________个触发器，它有______个无效状态。
3.构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。
4. 一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。
5. 要组成模15计数器，至少需要采用 4 个触发器。
6.按计数器中各触发器翻转时间可分为_同步计数器_，异步计数器_。
7. 74LS161是_a_（a.同步b.异步）二进制计数器。
它具有_清除_，_置数__，_保持_和计数等四种功能。
8. 74LS290是__b__（a.同步b.异步）非二进制计数器。
9.在计数过程中，利用反馈提供置数信号，使计数器将指定数置入，并由此状态继续计数，可构成N进制计数器，该方法有_同步_置数和_异步置数两种。
10.将模为M和N的两片计数器a_（a.串接b.并接），可扩展成__M*N__进制的计数器。
二、选择题：1、一个计数器的状态变化为：000 001 010 011 100 000，则该计数器是（ 2 ）进制（3 ）法计数器。
（1）4 （2）5 （3）加（4）减2、用n个触发器构成计数器，可得到的最大计数长度为（ A ）A. 2nB.2nC.2nD.n3、一块7490十进制计数器中,它含有的触发器个数是( A )A. 4B. 2C. 1D. 64.一位8421BCD码计数器至少需要（B）个触发器。
A.3B.4C.5D.105、利用中规模集成计数器构成任意进制计数器的方法有( ABC )A.复位法B.预置数法C.级联复位法三．判断题（1）异步时序电路的各级触发器类型不同。
数字电路基础-组合逻辑电路和时序逻辑电路考试试卷
数字电路基础-组合逻辑电路和时序逻辑电路考试试卷（答案见尾页）一、选择题1. 数字电路中的基本逻辑门有哪些？A. 或门B. 与门C. 非门D. 异或门E. 同或门2. 下列哪种逻辑电路可以实现时序控制？A. 组合逻辑电路B. 时序逻辑电路C. 计数器D. 编码器3. 在组合逻辑电路中，输出与输入的关系是怎样的？A. 输出总是与输入保持相同的逻辑状态B. 输出仅在输入发生变化时改变C. 输出与输入没有直接关系D. 输出在输入未知时保持不变4. 时序逻辑电路中的时钟信号有何作用？A. 提供时间信息B. 控制电路的工作顺序C. 改变电路的工作频率D. 用于解码5. 下列哪种器件是时序逻辑电路中常见的时序元件？A. 计数器B. 编码器C. 解码器D. 触发器6. 组合逻辑电路和时序逻辑电路的主要区别是什么？A. 组合逻辑电路的输出与输入存在一对一的逻辑关系；时序逻辑电路的输出与输入之间存在时间上的依赖关系。
B. 组合逻辑电路只能处理数字信号；时序逻辑电路可以处理模拟信号。
C. 组合逻辑电路中没有存储单元；时序逻辑电路中存在存储单元（如触发器）。
D. 组合逻辑电路的响应速度较快；时序逻辑电路的响应速度较慢。
7. 在组合逻辑电路中，如果输入信号A和B都为，则输出F将是：A. 0B. 1C. 取决于其他输入信号D. 无法确定8. 在时序逻辑电路中，触发器的时钟信号来自哪里？A. 外部时钟源B. 内部时钟源C. 控制器D. 数据输入端9. 时序逻辑电路的设计通常涉及哪些步骤？A. 确定逻辑功能需求B. 选择合适的触发器C. 设计状态转移方程D. 将设计转换为实际电路E. 对电路进行仿真和验证二、问答题1. 什么是组合逻辑电路？请列举几种常见的组合逻辑电路，并简述其工作原理。
2. 时序逻辑电路与组合逻辑电路有何不同？请举例说明。
3. 组合逻辑电路中的基本逻辑门有哪些？它们各自的功能是什么？4. 什么是触发器？它在时序逻辑电路中的作用是什么？5. 组合逻辑电路设计的基本步骤是什么？请简要说明。
时序电路练习题
时序电路习题一、填空1、寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。
2、双拍工作方式的数码寄存器工作时需_____________。
3、按计数器中各触发器翻转时间可分为_________，________。
4、触发器有______个稳定状态，所以也称____________。
5、时序电路主要由________和 ________所构成，是一种具有_______功能的逻辑电路，常见的时序电路类型有___________和__________6、计数器的功能是_______________________,按计数时个触发器状态转换与计数脉冲是否同步，可分为__________和________。
_________计数器是各种计数器的基础。
7、4个触发器构成的8421BCD 码计数器，共有_______个无效状态，即跳过二进制数码_______到_______6个状态。
8、具有3个触发器的二进制计数器，他又_______种计数状态；具有4个触发器的二进制计数器，它有_____种计数状态。
9、10. 1n n n Q JQ KQ +=+是_______触发器的特性方程。
11、1n n Q S RQ +=+是________触发器的特性方程，其约束条件为__________。
12、1n n n Q TQ TQ +=+是_____触发器的特征方程。
13、我们可以用JK 触发器转换成其他逻辑功能触发器，令__________________，即转换成T 触发器；令_______________，即转换为'T触发器；令________________，即转换成D触发器。
二、选择1、存储8位二进制信息要（）个触发器。
A.2B.4C.8D.162、对于T触发器，若原态Qn=0，欲使新态Qn+1=1，应使输入T=（）。
数字电路与逻辑设计习题-6第六章时序逻辑电路
第六章时序逻辑电路一、选择题1．同步计数器和异步计数器比较，同步计数器的显著优点是 。
A.工作速度高B.触发器利用率高C.电路简单D.不受时钟CP 控制。
2．把一个五进制计数器与一个四进制计数器串联可得到 进制计数器。
A.4B.5C.9D.203．下列逻辑电路中为时序逻辑电路的是 。
A.变量译码器B.加法器C.数码寄存器D.数据选择器4. N 个触发器可以构成最大计数长度（进制数）为 的计数器。
A.NB.2NC.N 2D.2N5. N 个触发器可以构成能寄存 位二进制数码的寄存器。
A.N-1B.NC.N+1D.2N6．五个D 触发器构成环形计数器，其计数长度为 。
A.5B.10C.25D.327．同步时序电路和异步时序电路比较，其差异在于后者 。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关8．一位8421BCD 码计数器至少需要 个触发器。
A.3B.4C.5D.109.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用 级触发器。
A.2B.3C.4D.810．8位移位寄存器，串行输入时经 个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.811．用二进制异步计数器从0做加法，计到十进制数178，则最少需要 个触发器。
A.2B.6C.7D.8E.1012．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z 的脉冲转换为60H Z 的脉冲，欲构成此分频器至少需要个触发器。
A.10B.60C.525D.3150013．某移位寄存器的时钟脉冲频率为100KH Z ，欲将存放在该寄存器中的数左移8位，完成该操作需要 时间。
A.10μSB.80μSC.100μSD.800ms14.若用JK 触发器来实现特性方程为AB Q A Q n 1n +=+，则JK 端的方程为 。
A.J=AB ，K=B A +B.J=AB ，K=B AC.J=B A +，K=ABD.J=B A ，K=AB15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。
时序逻辑电路 练习题
时序逻辑电路练习题
时序逻辑电路是数字电路中的一种，用于处理具有时序要求的信号。
本文将介绍一些时序逻辑电路的练习题，以帮助读者更好地理解和应
用这一概念。
一、单稳态电路练习题
1. 设计一个单稳态电路，当输入一个脉冲信号时，输出一个规定时
间内持续高电平的信号。
2. 在上一个题目的基础上，如何修改电路使得输出信号变为规定时
间内持续低电平？
二、触发器练习题
1. 使用D触发器设计一个计数器，能够对输入的脉冲信号进行计数，并在满足条件时将输出信号置高。
2. 当输入信号发生改变时，触发器可以在输出端输出一个特定的状态。
请问，这个特定的状态是什么？
三、时序逻辑电路设计练习题
1. 设计一个电路，实现一个有限状态机，能够对输入信号进行判断
和响应。
当输入信号含有特定模式时，输出信号为高电平。
2. 使用时序逻辑电路设计一个简单的交通灯控制系统。
要求在不同
的时间段内，输出不同颜色的信号。
四、时序逻辑电路故障排除练习题
1. 当你发现时序逻辑电路输出异常时，你会如何进行故障排查？列出你的步骤和方法。
2. 当时序逻辑电路中出现由于信号传输延迟而造成的错误时，你有何解决方案？
总结：
时序逻辑电路练习题涵盖了单稳态电路、触发器、有限状态机设计以及故障排除等方面。
通过解决这些练习题，读者可以更好地理解和应用时序逻辑电路，提升对数字电路的理解和实践能力。
时序逻辑电路习题
触发器一、单项选择题：(1)对于D触发器，欲使Q n+1=Q n，应使输入D=。
A、0B、1C、QD、(2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。
A、0B、1C、Q(4)请选择正确的RS触发器特性方程式。
A、B、C、 (约束条件为)D、(5)请选择正确的T触发器特性方程式。
A、B、C、D、(6)试写出图所示各触发器输出的次态函数(Q)。
n+1A、B、C、D、(7)下列触发器中没有约束条件的是。
A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器二、多项选择题：(1)描述触发器的逻辑功能的方法有。
A、状态转换真值表B、特性方程C、状态转换图D、状态转换卡诺图(2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。
A、J=K=0B、J=Q,K=C、J=,K=QD、J=Q,K=0(3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。
A、J=K=1B、J=0,K=0C、J=1,K=0D、J=0,K=1(4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。
A、J=K=1B、J=1,K=0C、J=K=0D、J=0，K=1三、判断题：(1)D触发器的特性方程为Q n+1=D，与Q无关，所以它没有记忆功能。
（）n(2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。
（）(3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。
（）(8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。
(9)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能( )。
(10)对于边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次( )。
四、填空题：(1)触发器有（）个稳态，存储8位二进制信息要（）个触发器。
(2)在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。
时序逻辑电路练习题
时序逻辑电路练习题时序逻辑电路是数字电路中一种非常常见和重要的电路，它可以用于实现各种功能，包括存储器、计数器、时钟、状态机等等。
在学习时序逻辑电路的过程中，我们需要进行一些练习题来提高自己的能力和理解。
本文将为您呈现几道时序逻辑电路的练习题，希望能够帮助您更好地理解和掌握这一知识点。
练习题一：设计一个电路，实现一个4位二进制计数器。
该计数器在每个时钟上升沿时加1。
当计数器达到1111（15）时，下一个时钟上升沿时将其复位为0000（0）。
解答：我们可以使用D触发器来设计这个计数器。
首先使用四个D触发器来存储四个位的计数值，然后通过时钟信号和逻辑门来实现计数器的功能。
练习题二：设计一个电路，实现一个带有使能信号的计数器。
当使能信号为高电平时，计数器正常计数；当使能信号为低电平时，计数器保持当前计数值不变。
解答：我们可以在练习题一的基础上进行修改，添加一个与非门和一个与门来实现使能功能。
当使能信号为高电平时，与非门输出为低电平，使得计数器可以正常计数；当使能信号为低电平时，与非门输出为高电平，使得计数器的输入被禁止，从而保持当前计数值。
练习题三：设计一个电路，实现一个带有异步复位功能的计数器。
当复位信号为高电平时，计数器立即清零；否则，计数器在每个时钟上升沿时加1。
解答：我们可以在练习题一的基础上进行修改，添加一个与门和一个或门来实现异步复位功能。
当复位信号为高电平时，与门输出为低电平，使得计数器的输入被禁止，并且或门输出为低电平，将计数值清零；否则，与门输出为高电平，使得计数器的输入被允许，计数器在每个时钟上升沿时加1。
练习题四：设计一个电路，实现一个带有加载功能的计数器。
当加载信号为高电平时，计数器的值加载为输入的设定值；否则，计数器在每个时钟上升沿时加1。
解答：我们可以在练习题一的基础上进行修改，添加一个与门和一个或门来实现加载功能。
当加载信号为高电平时，与门输出为低电平，使得计数器的输入被禁止，并且或门输出为高电平，将计数器的值加载为输入的设定值；否则，与门输出为高电平，使得计数器的输入被允许，计数器在每个时钟上升沿时加1。
时序逻辑电路练习题
资料范本本资料为word版本，可以直接编辑和打印，感谢您的下载时序逻辑电路练习题地点：__________________时间：__________________说明：本资料适用于约定双方经过谈判，协商而共同承认，共同遵守的责任与义务，仅供参考，文档可直接下载或修改，不需要的部分可直接删除，使用时请详细阅读内容一、填空题1. 基本RS触发器，当、都接高电平时，该触发器具有____ ___功能。
2．D 触发器的特性方程为 ___ ；J-K 触发器的特性方程为______。
3．T触发器的特性方程为。
4．仅具有“置0”、“置1”功能的触发器叫。
5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫_________。
6. 若D 触发器的D 端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。
7．JK触发器J与K相接作为一个输入时相当于触发器。
8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。
9．时序电路的次态输出不仅与即时输入有关，而且还与有关。
10. 时序逻辑电路一般由和两部分组成的。
11. 计数器按内部各触发器的动作步调，可分为___ ___计数器和____ __计数器。
12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。
13．要构成五进制计数器，至少需要级触发器。
14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。
15．将某时钟频率为32MHz的CP变为4MHz的CP，需要个二进制计数器。
16. 在各种寄存器中，存放 N 位二进制数码需要个触发器。
17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。
18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。
第十三章 时序逻辑电路习题及答案
第十三章时序逻辑电路习题及答案一、填空题1、数字逻辑电路常分为组合逻辑电路和两种类型。
2、时序逻辑电路是指任何时刻电路的稳定输出信号不仅与当时的输入信号有关，而且与有关。
3、时序逻辑电路由两大部分组成。
4、时序逻辑电路按状态转换来分，可分为两大类。
5、时序逻辑电路按输出的依从关系来分，可分为两种类型。
6、同步时序电路有两种分析方法，一种是另一种是。
7、同步时序电路的设计过程，实为同步时序电路分析过程的过程。
8、计数器种类繁多，若按计数脉冲的输入方式不同，可分两大类。
9、按计数器进制不同，可将计数器分为。
10、按计数器增减情况不同，可将计数器分。
11、二进制计数器是逢二进一的，如果把n个触发器按一定的方式链接起来，可枸成。
12、一个十进制加法计数器需要由 J-K触发器组成。
13、三个二进制计数器累计脉冲个数为；四个二进制计数器累计脉冲个数为。
14、寄存器可暂存各种数据和信息，从功能分类，通常将寄存器分为。
15、数码输入寄存器的方式有；从寄存器输出数码的方式有。
16、异步时序逻辑电路可分为和。
17、移位寄存器中，数码逐位输入的方式称为。
18、计数器可以从三个方面进行分类：按__ _ _方式，按_________________方式，按______________方式。
19、三位二进制加法计数器最多能累计__个脉冲。
若要记录12个脉冲需要___个触发器。
20、一个四位二进制异步加法计数器，若输入的频率为6400H Z，在3200个计数脉冲到来后，并行输出的频率分别为______H Z，_____ H Z，____ H Z，_____ H Z。
一个四位二进制加法计数器起始状态为1001，当最低位接收到4个脉冲时，各触发器的输出状态是：Q0为__；Q1为__；Q2为__；Q3为__。
21、时序逻辑电路的特点是：任意时刻的输出不仅取决于______________，而且与电路的______有关。
22、寄存器一般都是借助有________功能的触发器组合起来构成的，一个触发器存储____二进制信号，寄存N位二进制数码，就需要__个触发器。
时序逻辑电路练习题
时序逻辑电路习题班级 姓名 学号一、 单选题1．时序逻辑电路在结构上（ ）A ．必须有组合逻辑电路B ．必须有存储电路C ．必有存储电路和组合逻辑电路D ．以上均正确2．同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路（ ）A ．没有触发器B ．没有统一的时钟脉冲控制C ．没有稳定状态D ．输出只与内部状态有关3．图示各逻辑电路中，为一位二进制计数器的是（ ）4．从0开始计数的N 进制增量计数器，最后一个计数状态为 （ ）A ．NB ．N+1C ．N-1D ．2N5．由 n 个触发器构成的计数器，最多计数个数为（ ）A ．n 个B ．2n 个C ．n 2个D ．2n 个6．若构成一个十二进制计数器，所用触发器至少（ ） 。
A ．12个B ．3个C ．4个D ．6个7．4个触发器构成的8421BCD 码计数器，其无关状态的个数为（ ）A ．6个B ．8个C ．10个D ．不定 Q_A B CD8．异步计数器如图示，若触发器当前状态Q 3 Q 2 Q 1为110，则在时钟作用下，计数器的下一状态为（ ）A ．101B ．111C ．010D ．0009．下列器件中，具有串行—并行数据转换功能的是（ ）A ．译码器B ．数据比较器C ．移位寄存器D ．计数器10．异步计数器如图示，若触发器当前状态Q 3 Q 2 Q 1为011，则在时钟作用下，计数器的下一状态为（ ）A ．100B ．110C ．010D ． 000 11．由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数时的最小状态是（ ）A ．0000B ．1111C ．0001D ．011012．由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数器的有效状态数为（ ）A ．16B ．8C ．10D ．12二、填空题1．时序逻辑电路在任一时刻的稳定输出不仅与当时的输入有关，而且还与 有关。
2．时序逻辑电路在结构上有两个特点：其一是包含由触发器等构成的 电路，其二是内部存在 通路。
[VIP专享]时序逻辑练习题
![[VIP专享]时序逻辑练习题](https://img.taocdn.com/s3/m/70dc3242a58da0116d17498e.png)
触发器。（注：表 1 内还有空要填）
8．具有如表 1 所示功能的触发器是
。
且还与系统原先的输出状态有关，则称其为
，而若逻辑电路的输出状态不仅与输入变量的状态有关，而
的逻辑电路称为
16．在任何时刻，输出状态只决定于同一时刻各输入状态的组合，而与先前输出状态无关
2．存储器的
1．双稳态触发器有 和 2 种稳态。
一、填空题
——时序逻辑电路
2010 秋季学期数字电子技术练习题 2
数字电子技术练习题（二）第 2 页 (共 9 页)
1
Q3n
Q2n
Q1n
0 ↑ 1 ××
1
1
Q2n
Q1n
Q0n
0
1 0 1 ↑× 0 ×
Q2n
Q1n
Q0n
1
1 0 1 ↑× 1 ×
d3
d2
用。（最大分频数等于模）
计数，还可作
6．计数器用于对
触发器的逻辑功能。
5． 对于 JK 触发器，若 J＝K，则可完成
少应使用 级触发器。
4．欲计 0，l，2，3，4，5，6，7 这几个数，如果设计合理，采用同步二进制计数器，最
。
3．对于 T 触发器，欲使 Qn+1＝ Q n ，则输入 T＝
是反映系统性能的一个重要指标。
计数
×
0
0
×
成电路的逻辑
1001
1
1
×
×
15．表 2 是
0000
0
×
1
1
0000
×
0
1
1
Qn
11
时序逻辑电路 练习题
时序逻辑电路练习题时序逻辑电路练习题时序逻辑电路是数字电路中的一种重要设计方式，它能够根据输入信号的变化和特定的时钟信号来产生输出信号。
在实际应用中，时序逻辑电路被广泛应用于计算机、通信设备、控制系统等领域。
为了更好地理解和掌握时序逻辑电路的设计原理和方法，下面将给出一些练习题供大家练习和思考。
1. 请设计一个基于D触发器的时序逻辑电路，实现一个2位二进制计数器。
要求计数器能够按照顺序输出0、1、2、3、0、1、2、3...的序列。
2. 假设有一个时序逻辑电路，输入信号A、B和时钟信号CLK，输出信号Y。
当A=1，B=0时，Y=1；当A=0，B=1时，Y=0；其他情况下，Y保持不变。
请设计该时序逻辑电路的逻辑电路图。
3. 一个时序逻辑电路有两个输入信号A和B，一个输出信号Y。
当A=1且B=0时，Y=1；当A=0且B=1时，Y=0；其他情况下，Y保持不变。
请使用JK触发器设计该时序逻辑电路的逻辑电路图。
4. 设计一个时序逻辑电路，实现一个3位二进制计数器。
要求计数器能够按照顺序输出000、001、010、011、100、101、110、111、000...的序列。
5. 假设有一个时序逻辑电路，输入信号A、B和时钟信号CLK，输出信号Y。
当A=1，B=0时，Y=1；当A=0，B=1时，Y=0；当A=1，B=1时，Y保持不变；其他情况下，Y取反。
请设计该时序逻辑电路的逻辑电路图。
6. 设计一个时序逻辑电路，实现一个4位二进制计数器。
要求计数器能够按照顺序输出0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110、1111、0000...的序列。
7. 假设有一个时序逻辑电路，输入信号A、B和时钟信号CLK，输出信号Y。
当A=1，B=0时，Y=1；当A=0，B=1时，Y=0；当A=1，B=1时，Y=1；其他情况下，Y=0。
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数字电子技术
第 5 章 时序逻辑电路
填空题
7、根据计数过程中，数字增、减规律的不同，计数器可分为
计数器、 计数器和可逆计数器三种类型。
参考答案 分析提示
加法
减法
加法计数器：在时钟脉冲CP作用下，计数器递增规律计数。 减法计数器：在时钟脉冲CP作用下，计数器递减规律计数。 可逆计数器：在时钟脉冲CP作用下，计数器可递减规律计数、 可递减规律计数。
4、时序逻辑电路按其不同的状态改变方式，可分为 逻辑电路和
时序逻辑电路两种。前者设置统一的时钟脉
冲，后者不设置统一的时钟脉冲。
参考答案
分析提示
同步
异步
同步时序逻辑电路在结构上，各触发器的时钟端接到同一个 时钟信号上，有统一的时钟脉冲控制，状态变化时和时钟脉冲同 步。 异步时序逻辑电路在结构上，各触发器的时钟端不接到同一 个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟 脉冲同步 。
单项选择题
5、由 n 个触发器构成的计数器，最多计数个数为
A C n个 2n 个
(
)。
× ×
B D
n2
2n 个
×
√
分析提示
每个触发器 Q 端有 0、1 两种可能状态， n 个触发器有 2n 种 可能的状态，最多计数个数为 2n 个 。
第
6
页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
6、若构成一个十二进制计数器，所用触发器至少
第 3 页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
3、图示各逻辑电路中，为一位二进制计数器的是
Q Q
Q Q
(
)。
C1 1D
A
Q
CP
√
Q
C1 1D
B
CP
×
_
Q
_
Q 1J
C
C1 1J 1K CP
×
D
C1 1K 1 CP
×
分析提示
一位二进制计数器的状态方程为
Q n 1 Q
n
每作用1个时钟CP 信号，状态变化1次。 按各电路的连接方式，求出驱动方程 并代入特性方程 。
A C 12 个 4 个
(
)。
× √
B D
3 个 6 个
×
×
分析提示
进制数 N = 12，设触发器的个数为n，按 N ≤2n 关系计算n ， 并取最小整数， n = 4。
第
7
页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
7、4个触发器构成的8421BCD码计数器，其无关状态的个数为( A C 6个
A
& 1 CP EP Q3 Q2 Q1 Q0 C ET 74LS161 LD _ CP D D D D RD 3 2 1 0
16 个
× ×
_
B
1
8 个
10 个 12 个
C
D
√
×
分析提示
图示电路，构成任意进制计数器所用的方法为 LD 复位 法 。 计数范围为： 预置数输入端的数值 0000 ~ 使 LD 为0时的状态1001 共10个有效状态。
信号输入1位数据， 8位串行数据输入需作用8个时钟脉冲CP 信号，
8 位数码才能全部移入寄存器中。
第
25
页
第 13 页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
13、由4位二进制计数器74LS161构成的任意进制计数器电路如图示， 计数器的最大状态是 ( )。
A
&LS161 LD _ CP D D D D RD 3 2 1 0
0000
× ×
_
果。
时刻电路状态变化的结
参考答案
以前
当前
分析提示
当前输入信号 作用后，时序逻辑电路状态变化的结果为新的 状态 ，称为“次态” ；当前输入信号 作用前，时序逻辑电路所 处的状态 ，称为“现态” ，它是以前时刻输入信号作用后电路状 态变化的结果。
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数字电子技术
第 5 章 时序逻辑电路
填空题 时序
图示电路，构成任意进制计数器所用的方法为进位输出 C置 于差数法 。计数范围为： 预置数输入端的数值 0110 ~ 使进位输出 C 为1时的状态1111 计数时的最小状态是0110 。
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数字电子技术
第 5 章 时序逻辑电路
单项选择题
12、由4位二进制计数器74LS161构成的任意进制计数器电路如图示， 计数器的有效状态数为 ( )。
(
十进制计数器
)。
√ ×
B D
× ×
扭环形计数器
分析提示
n 个触发器构成的n 位二进制计数器， 2n 个状态全部为有效 状态，不存在无效状态。
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页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
9、异步计数器如图示，若触发器当前状态Q3 Q2 Q1为110，则在时 钟作用下，计数器的下一状态为 ( )。
B
1
1111
1001 0001
C
D
√
×
分析提示
图示电路，构成任意进制计数器所用的方法为 LD 复位 法 。 计数范围为： 预置数输入端的数值 0000 ~ 使 LD 为0时的状态1001 共10个有效状态，计数器的最大状态是1001。
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数字电子技术
第 5 章 时序逻辑电路
单项选择题
14、下列器件中，具有串行—并行数据转换功能的是
分析提示
时序逻辑电路在结构上，有存储电路记忆电路以前所处的状 态，从而使任一时刻的输出信号，不仅取决于该时刻的输入信号， 还与输入信号作用前电路所处的状态有关。
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数字电子技术
第 5 章 时序逻辑电路
填空题
2、时序逻辑电路在结构上有两个特点：其一是包含由触发器等构成的
电路，其二是内部存在
通路。
单项选择题
11、由4位二进制计数器74LS161构成的任意进制计数器电路如图示， 计数时的最小状态是 ( )。
A
1 CP 1 EP Q3 Q2 Q1 Q0 C ET 74LS161 LD _ CP D D D D RD 3 2 1 0
0000
× ×
_
1 1
B
1111
0110 0001
C
D
√
×
分析提示
10、异步计数器如图示，若触发器当前状态Q3 Q2 Q1为011，则在时 钟作用下，计数器的下一状态为 ( )。
Q1 1 CP RD 1J SD C1_ 1K RD Q2 1J SD _ C1_ 1K RD Q2 Q3 1J SD _ C1_ Q 1K RD 3
_
_
_
A B C D
100 110 010 000
第
2
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第 5 章 时序逻辑电路
单项选择题
2、同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑 电路 ( )。
A B C 没有触发器
× √ × ×
没有统一的时钟脉冲控制 没有稳定状态
输出只与内部状态有关
D
分析提示
异步时序逻辑电路在结构上，各触发器的时钟端不接到同一 个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟 脉冲同步 。
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第 5 章 时序逻辑电路
单项选择题
4、从0开始计数的N进制增量计数器，最后一个计数状态为
A C N
(
)。
× ×
B D
N－1 2N
√ ×
N+1
分析提示
从0开始计数的N进制增量计数器，其计数状态依次是0、1、 2、…、 N－1 ，共 N 个计数状态。
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第 5 章 时序逻辑电路
Q1 1D C1 Q2 1D C1 Q3 1D C1
A
B C D
101 111
√ × × ×
CP
_
Q1
_
Q2
_
Q3
010
000
分析提示
n 1 i n
各触发器的状态方程：Q Q i ，i = 1, 2, 3 CP1 ↑= CP↑, CP2 ↑= Q1↑, CP3 ↑= Q2↑ 各触发器的时钟条件： 触发器具备时钟条件时按状态方程改变状态，不具备时钟条 件时状态不变。 n n n 各触发器的初始状态 ：Q3 Q2 Q1 110
CP1 ↑，使 Q1 ↑，使 Q2 ↓，使
Q1n 1 Q1 0 1，Q1 变化 为 0 → 1，出现上升沿，
n 1 ，Q2 变化 为 1 → 0，出现下降沿， Q2 Q2 1 0 n
n
n 1 n Q3 Q3 1 第
10
。
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第 5 章 时序逻辑电路
单项选择题
10 个
)。
√ ×
B
8个
× ×
D 不定
分析提示
8421BCD码计数器为十进制计数器，有效状态数为10个， 4个 触发器共有 24 = 16 个状态，无效状态数 = 16−10 = 6个。
第
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第 5 章 时序逻辑电路
单项选择题
8、下列计数器中，不存在无效状态的是
A C 二进制计数器 环形计数器
同时翻转，后者触发器状态的翻转并不按统一的时钟脉冲同时进行。
参考答案 分析提示
同步
异步
同步计数器在结构上，各触发器的时钟端接到同一个时钟信 号上，有统一的时钟脉冲控制，状态变化时和时钟脉冲同步 。 异步计数器在结构上，各触发器的时钟端不接到同一个时钟 信号上，没有统一的时钟脉冲控制，状态变化时不和时钟脉冲同 步。