IC设计后端流程(初学必看)

基本后端流程（漂流&雪拧）

2010/7/32010/7/8

本教程将通过一个8*8的乘法器来进行一个从代码到版图的整个流程（当然只是基本流程，因为真正一个大型的设计不是那么简单就完成的），此教程的目的就是为了让大家尽快了解数字设计的大概流程，为以后学习建立一个基础。此教程只是本人探索实验的结果，并不代表内容都是正确的，只是为了说明大概的流程，里面一定还有很多未完善并且有错误的地方，我在今后的学习当中会对其逐一完善和修正。

此后端流程大致包括以下内容：

1.逻辑综合（逻辑综合是干吗的就不用解释了把？）

2.设计的形式验证（工具）

形式验证就是功能验证，主要验证流程中的各个阶段的代码功能是否一致，包括综合前代码和综合后网表的验证，因为如今设计的规模越来越大，如果对门级网表进行动态仿真的话，会花费较长的时间（规模大的话甚至要数星期），这对于一个对时间要求严格（设计周期短）的设计来说是不可容忍的，而形式验证只用几小时即可完成一个大型的验证。另外，因为版图后做了时钟树综合，时钟树的插入意味着进入布图工具的原来的网表已经被修改了，所以有必要验证与原来的网表是逻辑等价的。

3.静态时序分析（），某种程度上来说，是设计中最重要的步骤，使用对整个设计布图前

的静态时序分析，没有时序违规，则进入下一步，否则重新进行综合。（后也需作的时序分析）

4.使用公司的对综合后的网表进行自动布局布线（）

5.自动布局以后得到具体的延时信息（文件，由寄生和互联所组成）反标注到网表，再做

静态时序分析，与综合类似，静态时序分析是一个迭代的过程，它与芯片布局布线的联系非常紧密，这个操作通常是需要执行许多次才能满足时序需求，如果没违规，则进入下一步。

6.后的门级功能仿真（如果需要）

7.进行和，如果通过，则进入下一步。

8.用对此8*8乘法器进行抽取，产生一个文件，相当于一个。

9.将此作为一个模块在另外一个设计中进行调用。

10.设计一个新的,第二次设计，我们需要添加，因为没有，就不是一个完整的芯片，具体操

作下面会说。

11.重复第4到7步

1.逻辑综合

1）设计的8*8代码如下

(12);

;

[7:0] 12;

[15:0] ;

@( )

()

<=0;

<1*2;

2）综合之前，我们要选取库，写好约束条件，修改的启动文件，目标库选择（此设计都是用18的库）的。(选择库会比较好)

的命令众多，但是最基本的命令差不多，此设计的约束文件命令如下：

10 [ ] 用于时钟的创建

0.2 [ ] 外部时钟到的连线延时

0.1 [ ] 的到寄存器端的连线延时

2 [ ] 时钟延时的不确定性，求违规时会被计算进去

– 1 【】

0.5 [ [ [ [] ] ]输入延时，外部信号到端的连线延时

0.5 [] 输出延时

4 [] 输入端的驱动强度

0.0659726 [] 输出端的驱动力

1810 内部的连线模型

定义建模连线负载相关模式

–

–

输出网表，自动布局布线需要

输出

输出延时文件，静态时序分析时需要输出约束信息，自动布局布线需要3）逻辑综合

启动。>

输入约束文件。> >

之后会产生等文件

4）时序分析

综合以后我们需要分析一下时序，看时序是否符合我们的要求，综合实际上是一个时间的满足过程，但是我们综合的时候，连线的负载只是库提供的（即上面的），并不是实际的延时，所以一般做完综合以后，时间余量（）应该为时钟的30%（经验值），以便为后面实际布局布线留下充足的延时空间。因为如果太小，甚至接近于0，虽然我们看起来是没有时序违规的，但是实际布局以后，时序肯定无法满足。

使用命令，可以查看时序分析报告：

****************************************

:

1

:

: 2010.031

: 2 12:29:44 2010

****************************************

: : （模型库）

:

: 2[4] ( )

: 15_

( )

:

:

Des/Clust/Port

1810 （线载模型及库）

( ) 0.00 0.00

() 0.00 0.00

0.50 0.50 f

2[4] () 0.01 0.51 f

14[4] (0) 0.00 0.51 f

14131 (1) 0.54 1.05 r

14161 (2X1) 0.14 1.18 f

1439 (42X1) 0.68 1.87 f

1412 (2) 0.32 2.19 f

1411 (2) 0.23 2.42 f

1410 (2) 0.23 2.65 f

149 (2) 0.23 2.88 f

148 (2) 0.23 3.10 f

147 (2) 0.23 3.33 f

146 (2) 0.23 3.56 f

145 (2) 0.23 3.79 f

144 (2) 0.23 4.02 f

143 (2) 0.23 4.25 f

142 (2) 0.22 4.47 f

14[15] (0) 0.00 4.47 f

15 () 0.00 4.47 f

4.47

( ) 10.00 10.00

() 0.30 10.30

-0.10 10.20

15 () 0.00 10.20 r

-0.19 10.01

10.01

10.01

-4.47

() 5.55 我们来看以上报告，报告的时候会显示出关键路径，即延时最大的路径，时序分析包括