时序逻辑电路实验报告
时序逻辑实验报告
时序逻辑实验报告时序逻辑实验报告引言：时序逻辑是计算机科学中的重要概念，它描述了事件在时间上的顺序和发生关系。
在本次实验中，我们将探索时序逻辑的基本原理，并通过实际的电路设计和仿真来加深对其理解。
实验一：时钟信号的生成和分频时钟信号是时序逻辑中的基础，它提供了时间参考，使得电路中的各个元件能够按照特定的时间序列进行操作。
在本实验中，我们首先学习了如何通过计数器和分频器生成时钟信号。
通过调整分频器的参数，我们可以得到不同频率的时钟信号，并观察其对电路行为的影响。
实验二：时序逻辑电路的设计在本实验中，我们将学习如何设计时序逻辑电路。
时序逻辑电路通常由触发器、计数器、状态机等组成，它们能够根据输入信号的变化产生不同的输出。
我们将通过实际的案例来展示时序逻辑电路的设计过程，并使用仿真工具验证其正确性。
实验三：状态机的设计和实现状态机是时序逻辑中常用的模型，它描述了系统根据输入信号的变化而转换的状态。
在本实验中，我们将学习如何设计和实现状态机。
通过定义状态和状态转换条件，我们可以将复杂的系统行为转化为简单的状态转换图，并通过电路实现这些状态转换。
实验四：时序逻辑电路的故障排查时序逻辑电路的故障排查是电子工程师日常工作中的重要环节。
在本实验中，我们将学习如何通过逻辑分析仪和示波器等工具来排查时序逻辑电路的故障。
通过观察信号波形和逻辑分析结果，我们可以确定故障的原因，并采取相应的修复措施。
实验五：时序逻辑电路的应用时序逻辑电路在计算机科学和电子工程中有着广泛的应用。
在本实验中，我们将学习一些时序逻辑电路的典型应用，如计数器、时序多路复用器等。
通过实际的案例，我们可以更好地理解时序逻辑电路在实际系统中的作用和价值。
结论：通过本次实验，我们深入了解了时序逻辑的基本原理和应用。
我们学习了时钟信号的生成和分频，掌握了时序逻辑电路的设计和实现方法，学会了使用工具进行故障排查。
时序逻辑在现代电子系统中起着重要的作用，通过实验的学习，我们对其有了更深入的理解和应用能力。
时序逻辑电路实验报告
时序逻辑电路实验报告一、实验目的1. 加深理解时序逻辑电路的工作原理。
2. 掌握时序逻辑电路的设计方法。
3. 掌握时序逻辑电路的功能测试方法。
二、实验环境1、PC机2、Multisim软件工具三、实验任务及要求1、设计要求：要求设计一个计数器完成1→3→5→7→9→0→2→4→6→8→1→…的循环计数（设初值为1），并用一个数码管显示计数值（时钟脉冲频率为约1Hz）。
2、实验内容：（1）按要求完成上述电路的功能。
（2）验证其功能是否正确。
四、实验设计说明（简述所用器件的逻辑功能，详细说明电路的设计思路和过程）首先根据题目要求（即要完成1到9的奇数循环然后再0到8的偶数循环）画出真值表，如下图。
画出真值表后，根据真值表画出各次态对应的卡诺图，如下图。
然后通过化简卡诺图，得到对应的次态的状态方程；然后开始选择想要用于实现的该电路的器件，由于老师上课时所用的例题是用jk触发器完成的，我觉得蛮不错的，也就选择了同款的jk触发器；选好器件之后，根据状态方程列出jk触发器的驱动方程。
然后根据驱动方程连接好线路图，为了连接方便，我也在纸上预先画好了连接图，以方便照着连接。
接下来的工作就是在multisim上根据画好的草图连接器件了，然后再接上需要的显示电路，即可完成。
五、实验电路（画出完整的逻辑电路图和器件接线图）六、总结调试过程所遇到的问题及解决方法，实验体会1、设计过程中遇到过哪些问题？是如何解决的？在设计过程中最大的问题还是忘记设计的步骤吧，因为老师是提前将实验内容已经例题讲解给我们听的，而我开始实验与上课的时间相隔了不短的时间，导致上课记下来的设计步骤忘得七七八八，不过好在是在腾讯课堂上得网课，有回放，看着回放跟着老师的思路走一遍后，问题也就迎刃而解了，后面的设计也就是将思路步骤走一遍而已，没再遇到什么困难。
2、通过此次时序逻辑电路实验，你对时序逻辑电路的设计是否有更清楚的认识？若没有，请分析原因；若有，请说明在哪些方面更加清楚。
时序电路实验报告
实验5时序电路实验预习实验报告疑问：1、时序电路的组成原理和控制原理分别是什么？2、计算机中的周期，节拍和脉冲之间有什么关系？实验报告一、波形图：参数设置：Endtime:2.0us Gridsize:25.0ns信号设置：clk：时钟信号，设置周期为25ns占空比为50%。
reset: 重置信号，用于清除当前状态机的状态，二进制输入，高电平有效。
qd：启动信号，用于启动状态机，二进制输入，低电平有效。
tj：停机控制信号，用于使状态机保持当前状态，二进制输入，高电平有效。
dp：单拍执行信号，用于使状态机输出且仅输出一次脉冲，二进制输入，高电平有效。
t1，t2，t3，t4：节拍脉冲信号，二进制输出，高电平时有效。
仿真波形１．初始状态(0-25ns)：reset=1,qd=1,tj=0,dp=0，此时为初始化状态，无输出;２．启动(25-550ns)：保持reset=0,使qd=0，则四个节拍脉冲依次有效；３．停机(550-650ns)：保持tj=1，则节拍脉冲停留在t2的状态；４．单拍(650-1000ns)：恢复tj，使dp=1，则经过一个周期的节拍脉冲后不在产生节拍脉冲；５．单拍(1000-1750ns)：使qd=0再次启动状态机,保持dp=1,则输出一个周期的节拍脉冲后将不再有节拍脉冲输出，在单拍状态为结束时再次使qd=0，启动状态机，最后恢复dp，也不再有节拍脉冲出现，此时，节拍的出现主要由qd来控制。
６．重置(1750-2000ns)：使reset=1，此时，所有状态都恢复到初始值。
结论：本实验的设计能正确实现模拟状态机的重置，启动，停机，单拍功能，故电路设计正确。
二、实验日志预习疑问解答：1、 时序电路的组成原理和控制原理分别是什么？答：各种计算机的时序电路不同，但基本结构一样。
时序电路实验的功能就是产生一系列的节拍点位和节拍脉冲，它一般由时钟脉冲源，时序信号产生电路，节拍脉冲和读写时序译码逻辑，启停控制电路等部分组成。
时序实验实验报告
一、实验目的1. 掌握时序逻辑电路的基本原理和设计方法。
2. 熟悉常用时序逻辑电路器件的结构和功能。
3. 培养实际操作能力，提高电路设计水平。
二、实验原理时序逻辑电路是指输出不仅与当前输入有关，还与过去输入有关，即电路的输出状态具有记忆功能的电路。
本实验主要涉及同步计数器和寄存器的设计与测试。
三、实验设备1. 数字电子实验箱2. 示波器3. 信号发生器4. 74LS163、74LS00、74LS20等集成器件四、实验内容1. 设计一个4位同步计数器，实现二进制加法计数功能。
2. 设计一个8位同步寄存器，实现数据的暂存和传送功能。
五、实验步骤1. 4位同步计数器设计（1）根据计数器功能要求，列出状态转换表。
（2）根据状态转换表，画出状态转换图。
（3）根据状态转换图，画出电路图。
（4）将电路图连接到实验箱上，并进行调试。
（5）观察计数器输出，验证计数功能是否正确。
2. 8位同步寄存器设计（1）根据寄存器功能要求，列出数据输入、保持、清除和输出控制信号的真值表。
（2）根据真值表，画出电路图。
（3）将电路图连接到实验箱上，并进行调试。
（4）观察寄存器输出，验证寄存功能是否正确。
六、实验结果与分析1. 4位同步计数器实验结果经过调试，4位同步计数器能够实现二进制加法计数功能。
观察计数器输出，验证计数功能正确。
2. 8位同步寄存器实验结果经过调试，8位同步寄存器能够实现数据的暂存和传送功能。
观察寄存器输出，验证寄存功能正确。
七、实验总结本次实验，我们通过设计4位同步计数器和8位同步寄存器，掌握了时序逻辑电路的基本原理和设计方法。
在实际操作过程中，我们提高了电路设计水平，培养了实际操作能力。
八、实验心得1. 在设计时序逻辑电路时，要充分理解电路功能要求，合理选择器件，确保电路能够实现预期功能。
2. 在调试过程中，要仔细观察电路输出，发现问题及时解决。
3. 通过本次实验，我们对时序逻辑电路有了更深入的了解，为今后学习和实践打下了基础。
时序实验报告总结
时序实验报告总结时序实验报告总结时序实验是计算机科学中的一项重要实验，旨在通过设计和实现时序电路，来加深对数字电路和时序逻辑的理解。
本文将对我在时序实验中的学习和总结进行分享。
实验一：时序电路设计在时序电路设计实验中，我通过学习时序逻辑的基本概念和设计原理，成功完成了一个简单的时序电路设计。
通过该实验，我深入理解了时钟信号、触发器和状态机的概念，并学会了使用Verilog语言进行时序电路的建模和仿真。
实验二：时序电路优化时序电路优化实验是进一步提高时序电路设计能力的关键一步。
在该实验中，我通过对已有电路的分析和优化，实现了电路的性能提升。
通过优化电路的关键路径，我成功降低了电路的延迟，并提高了电路的工作速度。
实验三：时序电路测试时序电路测试是保证电路正确性的重要环节。
在该实验中，我学会了使用测试向量和模拟器对时序电路进行测试。
通过设计全面的测试用例和检查电路的输出波形，我成功发现和解决了电路中的一些问题，并提高了电路的稳定性和可靠性。
实验四：时序电路综合时序电路综合是将逻辑电路转化为物理电路的过程。
在该实验中，我学会了使用综合工具将Verilog代码转化为门级电路，并通过对综合结果的分析和优化，提高了电路的面积效率和功耗性能。
实验五：时序电路布局与布线时序电路布局与布线是将逻辑电路映射到芯片上的过程。
在该实验中，我学会了使用布局与布线工具对电路进行布局和布线，并通过对布局和布线结果的分析和优化，提高了电路的可靠性和稳定性。
实验六：时序电路验证时序电路验证是验证电路设计的正确性和可靠性的重要环节。
在该实验中，我学会了使用仿真和验证工具对电路进行验证，并通过对验证结果的分析和优化，提高了电路的正确性和稳定性。
通过以上实验，我深入了解了时序电路的设计、优化、测试、综合、布局与布线以及验证等方面的知识和技能。
通过实践和总结，我不仅提高了对时序电路的理解和掌握，还培养了问题解决和创新能力。
时序实验的学习过程中，我还遇到了一些挑战和困惑。
时序逻辑电路实验报告
时序逻辑电路实验报告一、实验目的1．掌握同步计数器设计方法与测试方法。
2．掌握常用中规模集成计数器的逻辑功能和使用方法。
二、实验设备设备：THHD-2型数字电子计数实验箱、示波器、信号源器件：74LS163、74LS00、74LS20等。
三、实验原理和实验电路1．计数器计数器不仅可用来计数，也可用于分频、定时和数字运算。
在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。
2．(1) 四位二进制（十六进制）计数器74LS161（74LS163）74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。
74LSl63是同步置数、同步清零的4位二进制加法计数器。
除清零为同步外，其他功能与74LSl61相同。
二者的外部引脚图也相同，如图5.1所示。
表5.1 74LSl61（74LS163）的功能表3．集成计数器的应用——实现任意M进制计数器一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。
第二类是由集成二进制计数器构成计数器。
第三类是由移位寄存器构成的移位寄存型计数器。
第一类，可利用时序逻辑电路的设计方法步骤进行设计。
第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。
两种实现方法：反馈置数法和反馈清零法。
第三类,是由移位寄存器构成的移位寄存型计数器。
4．实验电路：十进制计数器同步清零法同步置数法六进制扭环计数器具有方波输出的六分频电路四、实验内容及步骤1．集成计数器实验（1）按电路原理图使用中规模集成计数器74LS163和与非门74LS00，连接成一个同步置数或同步清零十进制计数器，并将输出连接至数码管或发光二极管。
然后使用单次脉冲作为触发输入，观察数码管或发光二极管的变化，记录得到电路计数过程和状态的转换规律。
（2）根据电路图，首先用D触发器74LS7474构成一个不能自启的六进制扭环形计数器，同样将输出连接至数码管或发光二极管。
时序电路应用实验报告(3篇)
第1篇一、实验目的1. 理解时序电路的基本概念和组成，掌握时序电路的设计方法和分析方法。
2. 掌握计数器、寄存器、移位寄存器等时序电路的应用。
3. 熟悉FPGA开发环境，能够使用Quartus II设计工具进行时序电路的设计和仿真。
二、实验原理时序电路是数字电路中的一种重要电路，它能够根据输入信号的变化，产生一系列有序的输出信号。
时序电路主要由触发器、逻辑门和时钟信号组成。
1. 触发器：触发器是时序电路的基本单元，具有存储一个二进制信息的功能。
常见的触发器有D触发器、JK触发器、T触发器等。
2. 逻辑门：逻辑门用于实现基本的逻辑运算，如与、或、非、异或等。
3. 时钟信号：时钟信号是时序电路的同步信号，用于控制触发器的翻转。
三、实验内容1. 计数器设计（1）设计一个3位同步二进制加计数器。
（2）设计一个3位同步二进制减计数器。
2. 寄存器设计使用74LS74触发器设计一个双向移位寄存器。
3. 移位寄存器设计使用74LS74触发器设计一个单向移位寄存器。
4. 环形计数器设计使用74LS74触发器设计一个环形计数器。
5. 可控分频器设计使用Verilog HDL语言设计一个可控分频器，实现时钟信号的分频功能。
四、实验步骤1. 使用Quartus II设计工具创建工程，并添加所需的设计文件。
2. 根据实验原理，编写时序电路的Verilog HDL代码。
3. 编译代码，并生成测试平台。
4. 在测试平台上进行仿真，验证时序电路的功能。
5. 将设计下载到FPGA，进行硬件实验。
6. 记录实验结果，分析实验现象。
五、实验结果与分析1. 计数器实验结果（1）3位同步二进制加计数器：按照时钟信号的变化，计数器能够从000计数到111。
（2）3位同步二进制减计数器：按照时钟信号的变化，计数器能够从111减到000。
2. 寄存器实验结果使用74LS74触发器设计的双向移位寄存器，能够实现数据的左移和右移功能。
3. 移位寄存器实验结果使用74LS74触发器设计的单向移位寄存器，能够实现数据的左移功能。
时序逻辑电路实验报告
时序逻辑电路实验报告时序逻辑实验报告（时序逻辑实验报告1）。
实验目的1。
掌握同步计数器的设计方法和测试方法。
2掌握常用积分计数器的逻辑功能和使用方法。
第二，lshd数字信号盒。
该计数器不仅可用于计数，还可用于分频、定时和数字运算。
在实际工程应用中，很少使用小型触发器构成计数器，而直接使用中型集成计数器。
2（1）四位二进制计数器74ls161?74lsl61是具有同步设置和异步清除功能的4位二进制加法计数器。
其功能表如下表所示。
74ls163是一个4位二进制加法计数器，具有同步设置和同步清除功能。
其他函数与74lsl61相同，区别在于删除是同步的。
此图显示两个管脚的外部示意图。
表74lsl61功能表3。
应用集成计数器实现了正常情况下的任意一种计数器。
任何玛丽计数器的结构都可以分为三种类型。
第一种类型是由触发器组成的简单计数器。
第二种类型由一个集成的二进制计数器组成。
第三种类型是移位寄存器，它由移位寄存器组成。
在第一类中，您可以使用顺序逻辑电路进行设计。
在第二类中，当计数器的模数m较小时，可以通过积分计数器来实现。
当m较大时，可以通过级联多个计数器来实现。
实现方法有两种：反馈设置法和反馈清除法。
第三种类型是移位寄存器计数器，它由移位寄存器组成。
4实验电路：十进制计数器同步清除法、同步设定法、六边形回路输出、六边形分频电路图74ls161外部引脚图4。
实验内容及步骤?1。
综合计数器实验?根据电路图，使用介质集成计数器74ls163和“与非门74ls00”连接十进制计数器的同步设置或同步清零，输出连接到数码管或LED。
然后以单个脉冲作为触发输入，观察数码管或发光二极管的变化，记录电路的计数过程和状态转换规律。
根据电路图，用D触发器74ls7474构成一个六边形扭环计数器，输出端还连接到数码管或发光二极管上。
然后用单个脉冲作为触发输入，观察数码管或LED的变化，记录电路计数过程和状态转换规律。
注意观察电路是否能自动启动，否则不能将电路设置为有效状态。
时序逻辑电路测试及研究 实验报告(有数据)
实验六时序逻辑电路测试及研究一、实验目的1、掌握计数器电路分析及测试方法。
2、训练独立进行实验的技能。
二、实验仪器及器件1、双踪示波器、实验箱2、实验用元器：74LS00 1片 74lS73 2片 74LS175 1片 74LS10 1片三、实验内容、测试电路及测试表格1、异步二进制计数器(1) 按图5.1 接线。
(2) 由CP 端输入单脉冲，测试并记录Q1—Q4 状态及波形(可调连续脉冲)。
表6.12、异步二—十进制加法计数器(1) 按图5.2 接线。
QA、QB、QC、QD 4 个输出端分别接发光二极管显示，CP 端接连续脉冲或单脉冲。
(2)在CP 端接连续脉冲，观察CP、QA、QB、QC、QD 的波形。
(3) 画出CP、QA、QB、QC、QD 的波形。
表6.23、移位寄存器型计数器(1) 按图5.3 接线构成环形计数器，将A、B、C、D 置为1000，用单脉冲计数，记录各触发器状态。
表6.3(2)改为连续脉冲计数，并将其中一个状态为“0”的触发器置为“1”（模拟干扰信号作用的结果），观察计数器能否正常工作。
分析原因。
分析：输出端没有任何波形，故计数器没有正常工作。
这是因为在这个计数器循环中，当有且只有一位被置“1”时，才可以进入有效循环。
而出现两个“1”时，不在有效循环内，故无法工作。
从此部分实验，我明白了设计时序电路最后一步要检查电路是否能经过若干个有效循环后进入自启动。
因为有些同步时序电路设计中会出现不在循环内的无效状态，开始很有可能是无效状态，故应检查自启动能力。
时序逻辑电路的特点：时序逻辑电路是指任意时刻的输出状态不仅与该时刻的输入信号状态有关，而且还与信号作用前电路的状态有关，在电路结构上，必定含有具有记忆功能的存储电路。
在任意时刻的输出状态不仅与该时刻的输入信号状态有关，而且还与信号作用前电路的状态有关，其结构特点是由存储电路和组合电路两部分组成。
时序电路的状态是由存储电路来记忆的，因而在时序逻辑电路中，触发器是必不可少的，而组合逻辑电路在有些时序电路中则可以没有。
时序逻辑电路实验报告
二、时序逻辑电路实验题目1. 试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED 数码管显示计数进制。
采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。
例如，采用同步加法计数器74LS 161构成60进制加法计数器的参考电路如图2所示。
1Q A Q B Q C Q D CP74LS161P TR COD C B A L D C rQ A Q B Q C Q D CP74LS161P TR COD C B A L D C rCP&设计：（一）设计一个固定进制的加法计数器。
（1）利用555定时器设计一个可以生时钟脉冲的多谐振荡器，使其构成长生脉冲，对同步加法器74LS161输入信号，根据555定时器构成的多谐振荡器的周期可定，由图可的T=T 1+T 2=（R A +R B ）C+ R B C=（R A +2R B ）C ，通过改变电阻R A ，R B 和C 的大小，可以改变脉冲的周期。
所发电阻为2个510k Ω，C=1uF ，则T=（R A +2R B ）C= （2）利用十六进制的加法计数器74LS61组成百以内任意进制计数器，可以用清零法和置数法改变计数器的技术进制，由于译码显示器可以显示….9，所以一片74LS161只可以控制一个显示器，就要将一片74LS161改为十进制，最后再利用级联的74LS161改变数组进制，可以将不同进制的数值用显示姨妈其显示出来，下面以33进制为例进行设计，a.清零法，异步清零信号为=计图如下：U1LM555CMGND 1DIS 7OUT3RST 4VCC8THR 6CON5TRI 2VCC5V R1510kΩR2510kΩC11uFC25nFVCC213U274LS160DQA 14QB 13QC 12QD 11RCO15A3B 4C 5D6ENP 7ENT 10~LOAD 9~CLR 1CLK 2GND8VCC 16U374LS160DQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D6ENP 7ENT10~LOAD9~CLR 1CLK 2GND8VCC 1600U4DCD_HEX_DIG_ORANGE U5DCD_HEX_DIG_ORANGEVCC5VVCC5VVCC600U8B 74S00D 5U6B 74S00D 10U7A 74S20D14111312874VCC 5V15VCC VCC 9上图中两个一码显示，左边是低位显示，右边为高位显示。
时序逻辑电路设计实验报告总结
时序逻辑电路设计实验报告总结本次实验是关于时序逻辑电路设计的，是一项基础性实验内容。
目的在于通过实验学习并掌握时序电路的设计方法及其实现过程。
在本次实验中，我们学习了时序逻辑电路的实现方式、时序逻辑电路设计中需要掌握的关键点，并完成了相应的实验内容。
实验步骤：1. 组件布线连接。
本次实验需要用到的器材包括：逻辑分析仪、数字电路实验箱等。
首先将数字电路实验箱中的两个 JK 触发器组成的二进制计数器和以成功率为主，在进一步话题构建上努力弥补北方口音的本土语音合成引擎分别与逻辑分析仪进行正确的连接。
2. 测试器件连接正确性。
在这一步，我们将输入‘1’，并进行此操作多次，查看电路是否按照计数器的要求按顺序计数。
此步骤可以验证电路布线连接是否正常，如果不正常则需要重新进行布线连接。
3. 设计时序电路。
在此步骤中，我们需要进行时序电路的设计。
具体操作方法请见下文。
4. 进行电路测试。
在此步骤中，我们将按照设计的时序电路流程对电路进行测试，以验证其是否按照要求工作。
实验结果：在进行实验过程中，我们成功地完成了组成二进制计数器的 JK 触发器的布线连接，并通过多次输入‘1’的测试，确保电路按照计数器的要求正确计数。
随后，我们利用时序图对时序电路进行了设计，并按照设计流程进行了实验测试。
实验总结：时序逻辑电路设计实验是一项基础性实验内容，对于我们在日后进行电路设计和实现过程中有很大的帮助。
本次实验中，我们在实践中掌握了时序电路设计的流程及其实现方法，亲手完成了实验操作，增强了我们的实践技能。
同时，本次实验中，我们还发现了不足之处，对于实验结果进行了反思，提高了我们的思考能力和分析问题的能力。
总之，本次时序逻辑电路设计实验是一次很有意义的实验。
通过实验，我们掌握了更多的实践技能、加深了自己对于电路的理解，并提高了自己的思考能力和分析问题的能力。
希望未来能有更多的实践机会，为我们加深知识、提高能力打下更为坚实的基础。
时序逻辑实验报告
一、实验目的1. 理解时序逻辑电路的基本概念和工作原理。
2. 掌握时序逻辑电路的设计方法和测试方法。
3. 熟悉常用中规模集成计数器和寄存器的逻辑功能和使用方法。
二、实验原理时序逻辑电路是指其输出不仅取决于当前输入信号，还取决于电路的过去状态。
本实验主要涉及计数器和寄存器两种时序逻辑电路。
计数器：计数器是一种能够对输入脉冲进行计数的时序逻辑电路。
常见的计数器有二进制计数器、十进制计数器和可编程计数器等。
寄存器：寄存器是一种用于存储二进制信息的时序逻辑电路。
常见的寄存器有D型寄存器、移位寄存器和计数寄存器等。
三、实验设备1. 数字电子技术实验箱2. 示波器3. 信号源4. 集成芯片：74LS163、74LS00、74LS20等四、实验内容1. 计数器设计（1）设计一个4位二进制加法计数器，实现0-15的循环计数。
（2）设计一个10进制计数器，实现0-9的循环计数。
2. 寄存器设计（1）设计一个D型寄存器，实现数据的存储和读取。
（2）设计一个移位寄存器，实现数据的右移和左移。
3. 时序逻辑电路测试（1）测试计数器的计数功能。
（2）测试寄存器的存储和读取功能。
五、实验步骤1. 计数器设计（1）根据计数器的功能要求，设计电路图。
（2）根据电路图，选择合适的集成芯片。
（3）搭建实验电路。
（4）测试计数器的计数功能。
2. 寄存器设计（1）根据寄存器的功能要求，设计电路图。
（2）根据电路图，选择合适的集成芯片。
（3）搭建实验电路。
（4）测试寄存器的存储和读取功能。
3. 时序逻辑电路测试（1）测试计数器的计数功能。
（2）测试寄存器的存储和读取功能。
六、实验结果与分析1. 计数器设计（1）4位二进制加法计数器能够实现0-15的循环计数。
（2）10进制计数器能够实现0-9的循环计数。
2. 寄存器设计（1）D型寄存器能够实现数据的存储和读取。
（2）移位寄存器能够实现数据的右移和左移。
3. 时序逻辑电路测试（1）计数器的计数功能正常。
时序逻辑电路的设计与测试实验报告
时序逻辑电路的设计与测试实验报告一、实验目的本实验旨在让学生掌握时序逻辑电路的设计与测试方法，了解时序逻辑电路的基本原理和特点，以及掌握时序逻辑电路的设计流程和测试方法。
二、实验原理1. 时序逻辑电路的基本原理时序逻辑电路是指由组合逻辑电路和存储器件组成的电路，具有记忆功能。
它能够根据输入信号的状态和过去的状态来决定输出信号的状态。
时序逻辑电路包括触发器、计数器、移位寄存器等。
2. 时序逻辑电路的特点（1）具有记忆功能，能够存储过去状态；（2）输出信号不仅与输入信号相关，还与过去状态相关；（3）具有延迟特性，输出信号需要一定时间才能稳定下来。
3. 时序逻辑电路的设计流程（1）确定功能要求；（2）选择合适的存储器件和触发器；（3）设计组合逻辑部分；（4）设计时钟控制部分；（5）综合验证。
4. 时序逻辑电路测试方法常用测试方法包括仿真测试和实际硬件测试。
仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。
三、实验内容本次实验的内容为设计一个简单的计数器电路，该电路能够对输入信号进行计数，并将结果输出到LED灯上。
四、实验步骤1. 确定功能要求本次实验要求设计一个4位二进制计数器，能够对输入信号进行计数，并将结果输出到LED灯上。
2. 选择合适的存储器件和触发器本次实验选择D触发器作为存储器件，因为它具有较高的稳定性和可靠性。
同时，还需要选择合适的时钟控制电路，以确保计数器能够正常工作。
3. 设计组合逻辑部分组合逻辑部分主要包括加法器和译码器。
加法器用于将当前计数值加1，译码器则用于将二进制码转换成LED灯能够显示的十进制码。
4. 设计时钟控制部分时钟控制部分主要包括时钟发生电路和时序控制电路。
时钟发生电路用于产生稳定的时钟信号，时序控制电路则用于控制D触发器的输入端和输出端。
5. 综合验证综合验证包括仿真测试和实际硬件测试。
仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。
时序逻辑电路实验报告
一、实验目的1. 理解时序逻辑电路的工作原理和基本结构；2. 掌握触发器、计数器等时序逻辑电路的设计方法；3. 熟悉Multisim软件在时序逻辑电路设计与仿真中的应用；4. 培养实际操作能力和分析问题、解决问题的能力。
二、实验原理时序逻辑电路是一种在时钟信号控制下，输出不仅与当前输入有关，还与电路历史状态有关的数字电路。
其基本结构包括触发器、计数器等。
触发器是时序逻辑电路的基本单元，用于存储一位二进制信息。
计数器是时序逻辑电路的一种应用，用于对输入脉冲进行计数。
三、实验内容1. 触发器实验（1）实验目的：熟悉触发器的工作原理和功能，掌握触发器的使用方法。
（2）实验内容：设计一个JK触发器，实现时钟信号控制下的同步置1、同步置0、计数等功能。
（3）实验步骤：① 使用Multisim软件，搭建JK触发器电路；② 搭建计数器电路，实现时钟信号控制下的计数功能；③ 设置输入信号，观察触发器和计数器的输出波形，验证功能。
2. 计数器实验（1）实验目的：掌握计数器的设计方法，熟悉不同计数器电路的功能。
（2）实验内容：设计一个模为24的二进制计数器和模为60的十进制计数器。
（3）实验步骤：① 使用Multisim软件，搭建二进制计数器电路；② 设置输入信号，观察计数器的输出波形，验证功能；③ 使用Multisim软件，搭建十进制计数器电路；④ 设置输入信号，观察计数器的输出波形，验证功能。
四、实验结果与分析1. 触发器实验实验结果显示，设计的JK触发器能够实现同步置1、同步置0、计数等功能。
在计数过程中，触发器的输出波形符合预期，验证了JK触发器的功能。
2. 计数器实验实验结果显示，设计的模为24的二进制计数器和模为60的十进制计数器均能实现预期的计数功能。
在计数过程中，计数器的输出波形符合预期，验证了计数器电路的功能。
五、实验总结本次实验通过设计、搭建和仿真时序逻辑电路，掌握了触发器、计数器等时序逻辑电路的设计方法，熟悉了Multisim软件在时序逻辑电路设计与仿真中的应用。
时序电路实验报告
时序电路实验报告时序电路实验报告引言：时序电路是数字电路中的一种重要类型，它能够根据输入信号的时序关系来控制输出信号的变化。
本次实验旨在通过设计和测试不同类型的时序电路，加深对时序电路原理和应用的理解。
一、实验目的本次实验的主要目的有以下几点：1. 理解时序电路的基本原理和工作方式；2. 学会使用逻辑门和触发器等基本元件构建时序电路；3. 掌握时序电路的设计和测试方法。
二、实验器材和元件1. 实验器材：数字逻辑实验箱、示波器、数字信号发生器等；2. 实验元件：逻辑门（与门、或门、非门）、触发器（RS触发器、JK触发器）、电阻、电容等。
三、实验过程及结果1. 实验一：RS触发器的设计与测试RS触发器是最基本的触发器之一，由两个交叉连接的与门和非门组成。
我们首先根据真值表设计RS触发器的逻辑电路，并使用逻辑门和电阻电容等元件进行实际搭建。
通过输入不同的时序信号，观察输出的变化情况，并记录实验结果。
实验结果表明，RS触发器能够稳定地存储和传递输入信号。
2. 实验二：JK触发器的设计与测试JK触发器是一种改进型的RS触发器，它具有更多的功能和应用。
我们在实验中使用与门和非门构建JK触发器，并通过输入不同的时序信号，观察输出的变化情况。
实验结果表明，JK触发器可以实现存储、传递和翻转等多种功能，具有较高的灵活性和可靠性。
3. 实验三：时钟信号的设计与测试时钟信号是时序电路中非常重要的一种输入信号，它能够控制时序电路的运行和同步。
我们在实验中使用数字信号发生器产生不同频率和占空比的时钟信号，并通过示波器观察和分析实际输出的时序波形。
实验结果表明，时钟信号的频率和占空比对时序电路的运行和输出有着重要的影响。
四、实验总结通过本次实验，我们深入了解了时序电路的基本原理和应用，掌握了时序电路的设计和测试方法。
实验结果表明，时序电路能够根据输入信号的时序关系来控制输出信号的变化，具有较高的可靠性和灵活性。
时序电路在数字电路中起着重要的作用，广泛应用于计算机、通信和控制系统等领域。
时序逻辑电路实验报告
实验题目实验题目 时序逻辑电路时序逻辑电路 小组合作小组合作一、实验目的一、实验目的1、掌握由集成触发器构成的二进制计数电路的工作原理。
、掌握由集成触发器构成的二进制计数电路的工作原理。
2、掌握中规模集成计数器的使用方法。
、掌握中规模集成计数器的使用方法。
3、学习运用上述组件设计简单计数器的技能。
、学习运用上述组件设计简单计数器的技能。
4、验证计数器、寄存器的逻辑功能。
、验证计数器、寄存器的逻辑功能。
5、使用74LS248显示计数器。
显示计数器。
二．实验环境二．实验环境1、数字电路试验箱、数字电路试验箱 1 1台2、共阴极数码显示器、共阴极数码显示器 2 2个3、集成电路：、集成电路：双双D 触发器触发器 74LS74 2 74LS74 2片 16进制计数器进制计数器 74LS160 1 74LS160 1片 数码显示管数码显示管数码显示管 74LS248 1 74LS248 1片 三、实验内容与步骤三、实验内容与步骤1、寄存器，利用两片74LS74芯片，组成如图5.1所示具有存储和移位功能的电路，即为寄存器，用于寄存一组二值代码，和移位功能的电路，即为寄存器，用于寄存一组二值代码，N N 位寄存器由N 个触发器组成，可存放一组N 位二值代码。
只要求其中每个触发器可置1，置0。
四位寄存器的电路图如图5.1所示：所示：图5.1 5.1 四位寄存器四位寄存器四位寄存器2 2、用、用K1清零，再试K1为高电平；为高电平；3 3、在串行数据输入中，使、在串行数据输入中，使K2=1K2=1，按动单次脉冲，观察，按动单次脉冲，观察Q0-Q3并记录结果；记录结果；4 4、交替改变、交替改变K2(1011),K2(1011),依次按动单次脉冲，观察并记录实验结依次按动单次脉冲，观察并记录实验结果，绘出波形图。
果，绘出波形图。
5、利用74LS160芯片组成的用于计数、分频、定时、产生节拍脉冲等的电路，脉冲等的电路，按时钟分，按时钟分，同步、同步、异步，按计数过程中数字增减分，异步，按计数过程中数字增减分，加、加、减和可逆，减和可逆，减和可逆，按计数器中的数字编码分，二进制、二按计数器中的数字编码分，二进制、二按计数器中的数字编码分，二进制、二--十进制和循环码…，按计数容量分，十进制，六十进制…同步计数器的原理图如图5.2所示：所示：图5.2 5.2 同步计数器的原理图同步计数器的原理图同步计数器的原理图6、测试74LS160芯片的逻辑功能，测试结果。
实验五时序逻辑电路实验报告
实验五时序逻辑电路实验报告一、实验目的1.了解时序逻辑电路的基本原理和设计方法。
2.掌握时序逻辑电路的设计方法。
3.运用Verilog语言进行时序逻辑电路的设计和仿真。
二、实验原理时序逻辑电路是指在电路中引入记忆元件（如触发器、计数器等），通过电路中的时钟信号和输入信号来控制电路的输出。
时序逻辑电路的输出不仅与当前输入有关，还与之前输入和输出的状态有关，因此对于时序逻辑电路的设计，需要考虑时钟信号的频率、输入信号的变化及当前状态之间的关系。
三、实验内容本次实验通过使用Verilog语言设计和仿真下列时序逻辑电路。
1.设计一个10进制累加器模块，实现对输入信号进行累加并输出，并在仿真中验证结果的正确性。
2.设计一个4位二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。
3.设计一个4位带加载/清零控制功能的二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。
四、实验步骤1.根据实验原理和要求，利用Verilog语言设计10进制累加器模块。
在设计中需要注意时钟的频率和输入信号的变化。
2.编译并运行仿真程序，验证设计的10进制累加器模块的正确性。
3.在设计时钟频率和输入信号变化的基础上，设计4位二进制计数器模块。
4.编译并运行仿真程序，验证设计的4位二进制计数器模块的正确性。
5.在设计4位二进制计数器模块的基础上，引入加载/清零控制功能，设计一个4位带加载/清零控制功能的二进制计数器模块。
6.编译并运行仿真程序，验证设计的带加载/清零控制功能的二进制计数器模块的正确性。
7.总结实验结果，撰写实验报告。
五、实验结果与分析1.经过验证实验，10进制累加器模块能够正确实现对输入信号的累加并输出正确的结果。
2.经过验证实验，4位二进制计数器模块能够正确实现对输入时钟信号的计数，并输出正确的计数结果。
3.经过验证实验，带加载/清零控制功能的二进制计数器模块能够正确实现对输入时钟信号的计数，并在加载或清零信号的控制下实现加载或清零操作。
时序实验实验报告
时序实验实验报告时序实验实验报告引言：时序实验是计算机科学中一个重要的实验内容，通过对时序逻辑电路的设计和测试，可以深入了解数字电路的工作原理和时序逻辑的设计方法。
本实验旨在通过设计和测试一个简单的时序电路，掌握时序逻辑电路设计的基本方法和实验操作技巧。
实验目的：1. 了解时序逻辑电路的基本概念和工作原理；2. 掌握时序逻辑电路的设计方法；3. 学会使用实验设备和软件进行时序逻辑电路的测试和验证。
实验原理：时序逻辑电路是一种基于时钟信号的数字电路，其输出信号的状态不仅取决于当前输入信号的状态，还取决于过去的输入信号状态。
时序逻辑电路通常由触发器、计数器、状态机等组成。
在本实验中，我们将以一个简单的计数器为例，介绍时序逻辑电路的设计和测试方法。
实验步骤：1. 设计计数器的逻辑电路图；2. 使用逻辑门电路和触发器电路搭建计数器电路；3. 使用数字电路实验箱搭建电路；4. 使用示波器观察时序信号的波形；5. 进行时序电路的测试和验证。
实验结果：经过实验，我们成功设计和测试了一个简单的时序逻辑电路。
通过示波器观察时序信号的波形，可以清晰地看到计数器的工作过程和输出信号的变化。
实验结果表明，设计的时序逻辑电路能够实现预期的功能，满足设计要求。
实验分析：通过本次实验，我们深入了解了时序逻辑电路的设计和测试方法。
在实验过程中，我们不仅掌握了逻辑门电路和触发器电路的搭建方法，还学会了使用示波器观察时序信号的波形。
通过观察波形，我们可以判断电路的工作状态和是否存在问题。
此外，实验还提醒我们在设计和测试时要注意时钟信号的频率和稳定性，以确保电路的正常工作。
实验总结：时序实验是计算机科学中重要的实验内容之一，通过对时序逻辑电路的设计和测试，可以深入了解数字电路的工作原理和时序逻辑的设计方法。
本次实验使我们对时序逻辑电路有了更深入的认识，并掌握了相关的设计和测试技巧。
通过实践，我们不仅提高了实验操作的能力，还培养了团队合作和问题解决的能力。
时序逻辑实验报告
目录
• 实验目的 • 实验原理 • 实验步骤 • 实验结果与分析 • 实验总结与展望
01
实验目的
掌握时序逻辑电路的基本原理
理解时序逻辑电路的 基本组成：触发器、 寄存器、计数器等。
了解时序逻辑电路的 性能参数：频率响应、 功耗、稳定性等。
掌握时序逻辑电路的 工作原理：状态转换、 状态编码、时钟信号 等。
数据输入 在时钟信号的上升沿或下降沿时刻，数据输入端 口的信号发生变化，触发器或寄存器将数据存储 下来。
数据输出 在下一个时钟信号的上升沿或下降沿时刻，触发 器或寄存器将存储的数据输出到数据输出端口。
常见的时序逻辑电路类型
寄存器 寄存器是时序逻辑电路中最基本的类型，用于存储二进制 数据。根据存储位数不同，寄存器可分为一位、两位、四 位等类型。
电路板制作
根据设计的电路板布局， 制作实验电路板，准备进 行实验。
测试和调试电路
测试信号源准备
准备符合要求的测试信号源，用于输入到时序逻辑电路中，以验 证其功能。
测试与调试
将测试信号源连接到实验电路中，进行测试与调试，观察输出结果 是否符合预期。
故障排查与修正
在测试与调试过程中，发现电路存在问题或故障时，进行故障排查 与修正，确保实验结果的准确性和可靠性。
元件类型选择
根据电路设计需求，选择 合适的电子元件类型，如 触发器、寄存器等。
元件数量计算
根据电路规模和复杂度， 计算所需的电子元件数量， 确保实验的可行性和准确 性。
搭建实验电路
电路原理图绘制
根据设计的时序逻辑电路 和选择的电子元件，绘制 实验电路的原理图。
电路板布局设计
根据电路原理图，设计实 验电路板的布局，确保元 件的合理布置和连接。
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VCC 10 11 12 9 15 U7B 74LS00D
R1 1 510kΩ R2 510kΩ C1 100nF 2 3
−
1
U4
U5
VCC 5V VCC
8
DCD_HEX_DIG_ORANGE VCC VCC 5V U1
OUT 3 3 4 VCC0 5 6 A B C D
DCD_HEX_DIG_ORANGE 5V
U2
VCC 16 QA QB QC QD RCO 14 13 12 11 15
R1 510kΩ 3 R2 1 510kΩ C1 1uF 2
12 11
9 10
0 13 LM555CM
6 7
C2 5nF
74LS90D U6A
0
74LS21D
如图所示，电路图为 8 进制计数器，左边为低位计数，右边为高位计数，此时计数到 3.. B．对于 M 大于 N 的进制可以将 74LS90 进行级联，在进行类似的方法处理。例如设计 52 进制的设计，可以将两片进行级联，53 对应的代码为 01010011，则对应的逻辑为 R01 （1）= R01（2）=R02（1）= R02（2）= QA2 QC2 QA1 QB1。 设计的电路图如下：
DCD_HEX_DIG_ORANGE VCC 5V U3 U11B 3 04 74LS00D 5
6 A B C D ENP ENT ~LOAD ~CLR CLK GND VCC QA QB QC QD RCO 16 14 13 12 11 15
DCD_HEX_DIG_ORANGE
U1
OUT 3
U2 0
VCC 4 7 6 2 5 RST DIS THR TRI CON GND 1
VCC 4 5V
7 ENP VCC 10 ENT 9 1 ~LOAD ~CLR CLK GND
VCC 6 7 8 10 5
U3
3 4 5 6 A B C D VCC 16 QA QB QC QD RCO 14 13 12 11 15
3
容值设置小一点，如上图设置为 0.1uF 即 100nF，则������ ′ =0.1T=0.1071s,可以大大减少设计 时间。 2. 试用十进制异步加法计数器 74LS90 和二 4 输入与门（74LS21）构成百以内任意进制 计数器，并采用 LED 数码管显示。用 555 定时器设计多谐振荡电路，为同步加法计数器 74LS90 提供时钟输入信号。例如，采用同步加法计数器 74LS90 构成 26 进制加法计数器 的参考电路如图 3 所示。
&
1 CP
P T
QD Q C Q B QA 74LS161 R CO CP D C B A LD C r
P T
QD Q C Q B QA 74LS161 R CO CP D C B A LD C r
设计： （一）设计一个固定进制的加法计数器。 （1） 利用 555 定时器设计一个可以生时钟脉冲的多谐振荡器， 使其构成长生脉冲， 对同步加法器 74LS161 输入信号，根据 555 定时器构成的多谐振荡器的周期可定，由图 可的 T=T1+T2=0.7（RA+RB）C+0.7 RBC=0.7（RA+2RB）C，通过改变电阻 RA，RB 和 C 的 大小，可以改变脉冲的周期。所发电阻为 2 个 510kΩ ，C=1uF，则 T=0.7（RA+2RB） C=0.7x510x3x0.1/1000s=1.071s. （2）利用十六进制的加法计数器 74LS61 组成百以内任意进制计数器，可以用清零法和 置数法改变计数器的技术进制，由于译码显示器可以显示 0.1.2.3….9，所以一片 74LS161 只可以控制一个显示器，就要将一片 74LS161 改为十进制，最后再利用级联的 74LS161 改变数组进制，可以将不同进制的数值用显示姨妈其显示出来，下面以 33 进制为例进行 设计， a.清零法，异步清零信号为������������=QA1QB1QC1QD1计图如下：
4
U5
VCC 5V VCC
8
DCD_HEX_DIG_RED
U1
OUT 3
R1 510kΩ 2 R2 1 510kΩ C1 100nF 3
VCC 4 7 6 2 5 RST DIS THR TRI CON GND 1
U2 4
14 1 2 3 INA INB R01 R02 R91 R92 QA QB QC QD 12 9 8 11
U4 U5
VCC 5V VCC
8
DCD_HEX_DIG_ORANGE VCC VCC 5V U1
OUT 3 3 4 05 6 A B C D
DCD_HEX_DIG_ORANGE 5V
U2
VCC 16 QA QB QC QD RCO 14 13 12 11 15
R1 510kΩ 3 R2 1 510kΩ C1 100nF 2
如上图所示：进制设置为 31 进制，计数计到 25. 上图同样左边为低位计数，右边为高位计数，开关左边四位控制计数进制的十位， 右边四位控制进制的个位，左边四位二进制比较器（74LS85）为个位比较，右边四位二 进制比较器（74LS85）为十位比较。由于实现百以内的进制计数，再加之 74LS161 之间 的连接限制和显示限制（可显示 0～ 9 ） ，故开关的两组四位控制设置只能设置范围为 0000～1001，计数器才可以正常工作。 分析： 上述第一种方案，局限在于计数器的进制固定不变，只由一种进制计数，但是所用 的电子元器件比较少，功耗少，适用于一种固定场合且记住进制不变的计数，几十进制 一般不变化，所花费用比较少。 第二种方案， 虽然所用电子元器件较多， 功耗大， 进制可以根据需要进行人工设置， 适应环境能力强，可应用不同机制的计数。在市场比较大的和应用场所复杂的环境下， 可以大批量生产一降低其制造成本，获得一定的经济效益。 改进： 在对设计电路图进行仿真的时候可以改进，因为时钟脉冲的周期为 T=1.071s,进行计 数仿真使需要观察计数的变化，但是当进制比较大的时候，等待时间比较长，浪费大量 时间，为了使主要精力集中于设计和检测计数的准确与否，可以将放电（也是充电）电
VCC 11 12 14 13
0
7 ENP 10 ENT
C2 5nF
08 LM555CM
U6B U8B 9 74S00D 74S00D1 0 2 8 9
~LOAD ~CLR CLK GND
U7A 74S20D
74LS160D
74LS160D
0 15
上图中两个一码显示，左边是低位显示，右边为高位显示。 （3）状态转换图为： B,置数法，为了使显示数字范围在 0～9，才能使显示译码器显示 0～9，则是置数 QA1QB1QC1QD1=0000，,在第一个 74LS161 与第二个之间对进位信号进行改造，将进位信 号改为 RCO=QAQD= QAQD，用两个与非门实现该功能。则当CR=1，LD=0,且时钟信号来 临时，计数器置数 QA1QB1QC1QD1=0000，置数信号 LD=QA1QB1QC1QD1. 则设计电路为:
&
QD Q C Q B QA CP a 74LS90 I CPb R 0(1) R 0(2) R 9(1) R 9(2) QD Q C Q B Q A CP a 74LS90 II CPb R 0(1) R 0(2) R 9(1) R 9(2)
CP
CP
设计： （一）计数器进制固定不变 （1）此实验的设计时钟脉冲提供使仍然是由 555 定时器构成的多谐振荡器产生脉冲， 器原理叙述同上体所述。 （2）根据 2/5 分频异步加法器 74LS90，其实有二进制加法计数器和无禁止加法计数器构 成成，若时钟从 CPA 段输入，在外部将 QA 和 CPB 连接，就构成了十进制计数器。器功能 是： 当 R0（1）= R0（2）=1，S9（1）= S9（2）=0 时，输出 QAQBQCQD=0000，为异步清零。 当 R0（1）= R0（2）=0，S9（1）= S9（2）=1 时，输出 QAQBQCQD=1001，为置数。 当 R0（1）R0（2）=0，S9（1） S9（2）=0 时，为计数。 （3）74LS90 的级联可以扩大计数的进制和容量，可以将低位片的最高位 QD 连接到高位 的 CPB 段，就可以实现级联。 （4）计数器的进制的确定。利用异步清零法实现进制改变. A.对于进制 M 小于片的进制 N 使，可以将 M 对应的代码用逻辑信号表示。例如 实现 8 进制，则将 8 对应的二进制代码 1000，则可以用与门实现 R0（1）= R0（2）=QD。 设计电路图如下所示：
12 9 10 14 U7A 15 74S08D U6A 5 74LS21D
14 1 INA INB R01 R02 R91 R92
U3
QA QB QC QD 12 9 8 11
6 8 7
06 7
11 2
3
VCC 1 12 14 13
0
7 ENP 10 ENT
C2 5nF
08 LM555CM
2
U6B U8B 9 74S00D 74S00D1 0 2 8 9
~LOAD ~CLR CLK GND
U7A 74S20D
74LS160D
74LS160D
0 15
上图中两个一码显示，左边是低位显示，右边为高位显示。 （二）设计一个进制可以容易改变的加法计数器。 (1)555 定时器原理同上书（1） 。 （2）同样将低位 74LS161 片与高位片之间设置成十进制和进位信号和上述一样， （3） 在这里增加设置进制改变控制， 可以利用四位 BCD8421 码比较器 74LS85 进行