Verilog HDL的任务和函数
verilog语言中Function与task的区别
Function与task的区别(一) task --- 任务；function --- 函数任务可以有input、output和inout，数量不限；函数只有input参数，且至少有一个input。
任务可以包含有时序控制（如延时等）；函数不能包含有任何延迟，仿真时间为0。
任务可以用disable中断；函数不允许disable、wait语句。
任务可以通过I/O端口实现值传递；函数名即输出变量名，通过函数返回值。
任务可以调用其他任务和函数；函数只能调用其他函数，不能调用任务。
任务可以定义自己的仿真时间单位；函数只能与主模块共用一个仿真时间单位。
任务能支持多种目的，能计算多个结果值；函数通过一个返回一个值来响应输入信号的值。
(二) 任务、函数的定义和调用都包括在一个module的内部，他们一般用于行为级建模，在编写Testbench时用的较多，而在写可综合的代码时要少用。
1、function的定义：function<返回值类型和位宽> <函数名><入口参量和类型声明><局部变量声明>行为语句；endfunction定义function时，要注意以下几点：(1): function定义结构不能出现在任意一个过程块(always块或者initial块)的内部；(2): function定义不能包括有任何时间控制语句，即任何用#，@或wait来标识的语句；(3): 定义function时至少要有一个输入参量；(4): 定义function时，在function内部隐式地将函数名声明成一个寄存器变量，在函数体中必须有一条赋值语句对该寄存器变量赋以函数的结果值，以便调用function时能够得到返回的函数值。
如果没有指定的返回值的宽度，function将缺省返回1位二进制数。
2、function的调用：<函数名> (<输入表达式1>,...,<输入表达式n>) ;输入表达式与函数定义结构中的各个输入端口一一对应，这些输入表达式的排列顺序必须与各个输入端口在函数定义结构中的排列顺序一致。
verilog中的任务task和函数function用法及区别
verilog中的任务task和函数function⽤法及区别verilog中的task和function不同点如下：1）函数只能与主模块共同⽤同⼀个仿真时间单位，⽽任务可以定义⾃⼰的仿真时间单位；2）函数不能启动任务，⽽任务能启动其他函数和任务；3）函数⾄少要有⼀个输⼊变量，⽽任务可以没有或有多个任何类型的输⼊变量；4）函数返回⼀个值，⽽任务则不返回值；函数的⽬的是通过返回⼀个值来响应输⼊信号的值，verilog中使⽤函数时，把它当作表达式中的操作符，这个操作的结果的值就是函数的返回值；任务能⽀持多种⽬的，能计算多个结果值，这些结果值只能通过被调⽤的任务的输出或总线端⼝输出。
function函数的使⽤规则：1.函数的定义不能包含有任何的时间控制语句，即# @ 或wait语句；2.函数不能启动任务；3.定义函数⾄少要有⼀个输⼊参量；4.在函数的定义中必须有⼀条赋值语句给函数中的⼀个内部变量赋以函数的结果值，该内部变量具有和函数名相同的名字；function <返回值的类型或范围> getbyte;input [15:0] address;begin//<说明语句>getbyte = result_expression;endendfunction//<返回值的类型或范围>这⼀个选项是可选的，如默认则返回值为⼀位寄存器类型的数据,即function reg getbyte;module tryfact;//函数的定义function [31:0] factorial;input [3:0] operand;reg [3:0] index;beginfactorial = 1;for(index=2; index<=operand; index=index+1)factorial = index * factorial;endendfunction//函数的测试reg [31:0] result;reg [3:0] n;initial beginresult = n * factorial(n)/((n*2)+1) //函数的调⽤$display("final result: %d", result);endendmoduletask任务的使⽤规则：如果传给任务的变量值和任务完成后接收结果的变量已定义，就可以⽤⼀条语句启动任务，任务完成以后任务就传回启动过程。
EDA实验06—Verilog HDL中使用函数和任务
电子信息工程学系实验报告课程名称：EDA技术与实验在实验项目名称：Verilog HDL中使用函数和任务实验时间：班级：通信091 姓名：Jxairy 学号：实验目的:1．了解函数的定义和在模块设计中的使用。
2．了解函数的可综合性问题。
3．了解许多综合器不能综合复杂的算术运算。
4．掌握任务在Verilog模块设计中的应用。
5．学会在电平敏感列表的always中使用拼接操作、任务和阻塞赋值等语句，并生成复杂组合逻辑的高级方法。
实验环境:Windows 7、MAX+PlusⅡ10、QuartusⅡ等。
实验内容:1．用函数定义8—3编码器的文本设计及仿真。
2．用任务模块进行alutask的文本设计及仿真。
实验过程:一、用函数定义8—3编码器的文本设计及仿真：（试验环境：MAX+PlusⅡ10）（1）新建文本：选择菜单File下的New，出现如图5.1所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。
图6.1 新建文本（2）另存为Verilog编辑文件，命名为“code_83.v”如图5.2所示。
（3）在编辑窗口中输入程序，如图6.3所示。
图6.2 另存为.V编辑文件图6.3 8—3编码器的源程序（4）设置当前文本：在MAX+PLUS II中，在编译一个项目前，必须确定一个设计文件作为当前项目。
按下列步骤确定项目名：在File菜单中选择Project 中的Name选项，将出现Project Name 对话框：在Files 框内，选择当前的设计文件。
选择“OK”。
如图6.4所示。
（5）打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler 项，即出现如图6.5的编译器窗口。
图6.4 设置当前仿真的文本设计图6.5 编译器窗口选择Start即可开始编译，MAX+PLUS II编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到一个Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。
verilog系统函数解读
Verilog 中常用的系统函数(2011-12-06 14:54:39)转载▼标签：分类：FPGA的研究杂谈Verilog HDL常用的系统任务1.$display(<输出格式控制列表>,<输出列表>)；//显示变量的值或变量的范围，自动加换行如：$display(“dout=%d dout”,dout);2.$write();//和上面的用法相同，但是不会自动加换行3.$monitor(<格式控制>，<输出列表>);//在多模块调试的情况下，许多模块中都调用了$monitor,因为任何时刻只能有一个$monitor起作用，因此需配合$monitoron与$monitoroff使用，把需要监视的模块用$monitoron打开，在监视完毕后及时用$monitoroff关闭，以便把$monitor 让给其他模块使用。
$monitor与$display的不同处还在于$monitor 往往在initial块中调用，只要不调用$monitoroff,$monitor便不间断地对所设定的信号进行监视。
4.$time系统函数：返回64位的整数来表示当前的仿真时刻； $realtime系统函数：返回一个实型数表示当前仿真时刻。
都以模块的仿真时间尺度为基准。
5.$monitor($realtime,,"set=%b",set);//其中一个用法5.系统任务$finish:退出仿真器，返回操作系统6.系统任务$stop：暂停仿真器7.系统任务$random:$random%b或者{$random}%b8.系统任务$readmemb和$readmemh:用于从文件中读取数据到寄存器中，任何时候都可以被执行（数据方向：文件>>寄存器）；有以下用法：1) $readmemb("<数据文件名>",<存贮器名>);2) $readmemb("<数据文件名>",<存贮器名>,<起始地址>);3) $readmemb("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>);4) $readmemh("<数据文件名>",<存贮器名>);5) $readmemh("<数据文件名>",<存贮器名>,<起始地址>);6) $readmemh("<数据文件名>",<存贮器名>,<起始地址>,<结束地址>);其中文件中的地址表示方式@hhhh--hh,但是寄存器中的地址可直接用数表示。
Verilog HDL
Verilog HDL基本程序结构用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型，也称为模块，是Verilog 的基本描述单位。
模块描述某个设计的功能或结构以及与其他模块通信的外部接口，一般来说一个文件就是一个模块，但并不绝对如此。
模块是并行运行的，通常需要一个高层模块通过调用其他模块的实例来定义一个封闭的系统，包括测试数据和硬件描述。
一个模块的基本架构如下：module module_name (port_list)//声明各种变量、信号reg //寄存器wire//线网parameter//参数input//输入信号output/输出信号inout//输入输出信号function//函数task//任务……//程序代码initial assignmentalways assignmentmodule assignmentgate assignmentUDP assignmentcontinous assignmentendmodule说明部分用于定义不同的项，例如模块描述中使用的寄存器和参数。
语句用于定义设计的功能和结构。
说明部分可以分散于模块的任何地方，但是变量、寄存器、线网和参数等的说明必须在使用前出现。
一般的模块结构如下：module <模块名> (<端口列表>)<定义><模块条目>endmodule其中，<定义>用来指定数据对象为寄存器型、存储器型、线型以及过程块。
<模块条目>可以是initial结构、always结构、连续赋值或模块实例。
下面给出一个简单的Verilog模块，实现了一个二选一选择器。
例2-1 二选一选择器（见图2-1）的Verilog实现图2-1 例2-1所示的二选一电路module muxtwo(out, a, b, s1);input a, b, s1;output out;reg out;always @ (s1 or a or b)if (!s1) out = a;else out = b;endmodule模块的名字是muxtwo，模块有４个端口：三个输入端口a、b和s1，一个输出端口out。
常用VerilogHDL 语法总结
常用VerilogHDL 语法总结1 模块（1）端口定义：声明模块的输入输出口。
引用模块时端口的两种连接方法。
（2）模块内容：I/O说明（输入输出）、内部信号说明（和端口有关的变量说明）、功能定义（定义逻辑功能的三种方式：assign 声明语句；实例元件；always 块）。
（3）理解要点：整体语句并发执行，always块内顺序执行。
2 常量（1）数字：整数及三种表达方式x和z值负数：减号的位置下划线：位置和作用（2）参数：parameter符号常量，常用于定义延迟时间（使用＃）和变量宽度。
3 变量（1）wire：表示易assign指定的组合逻辑信号；默认值；任何方程式的输入或assign语句及实例元件的输出；定义格式。
（2）reg：表示always块中指定的信号，代表触发器；寄存器数据类型（触发器存储值），默认值为x；定义格式。
（3）memory：reg的数组；描述RAM、ROM、reg文件；单元索引；一个n为寄存器和n个一位数组的区别。
4 运算符与表达式（1）算术运算符：五种（2）位运算符：五种（3）逻辑运算符：三种（4）关系运算符：四种（3种不同的返回值）（5）等式运算符：四种（6）移位运算符：两种（移位补零）（7）位拼接运算符：{}，常用于某些控制信号位；重复与嵌套使用（8）缩减运算符：类似于逻辑运算符，结果为一位二进制数（9）运算符优先级5 语句（1）赋值语句阻塞赋值：b<=a；块结束后完成赋值，b的值不是立即改变的，较为常用；非阻塞赋值：b=a；赋值语句执行后块才结束，b的值马上改变，在沿触发的always块中使用可能引起错误后果。
（2）块语句顺序块begin-end：顺序执行，最后语句执行完流程跳出语句块；并行块fork-join：同时执行，时间最长语句执行完或disable语句执行时跳出程序块；块名的作用；起始时间和结束时间（3）条件语句If-else语句：三种形式；if表达式判断；分号；复合语句；表达式简写；if语句嵌套；if与else的配对。
Verilog学习----结构语句、任务语句、函数语句和系统任务
Verilog学习----结构语句、任务语句、函数语句和系统任务1.结构说明语句initial与always说明语句；initial语句：initialbegin语句1；语句2；"""""""语句n；end例⼦：⽤initial 块对存储器变量赋初始值initialbeginareg=0; //初始化寄存器aregfor(index=0;index<size;index=index+1)memory[index]=0; //初始化⼀个memoryend⽤initial语句来⽣成激励波形initialbegininputs = 'b000000; //初始时刻为0#10 inputs = 'b011001; （’是英⽂输⼊法中的标号）#10 inputs = 'b011011;#10 inputs = 'b011000;#10 inputs = 'b001000;endalways语句Always<时序控制><语句>always语句由于其不断活动的特性，只有和⼀定的时序控制结合在⼀起才有⽤。
如果⼀个always语句没有时序控制，则这个always语句将会使仿真器产⽣死锁。
见下例：[例3]：always areg = ~areg;但如果加上时序控制，则这个always语句将变为⼀条⾮常有⽤的描述语句。
见下例：[例4]：always #half_period areg = ~areg;这个例⼦⽣成了⼀个周期为:period(=2*half_period) 的⽆限延续的信号波形，常⽤这种⽅法来描述时钟信号，作为激励信号来测试所设计的电路。
reg[7:0] counter;reg tick;always @(posedge areg)begintick = ~tick;counter = counter + 1;endalways的时间控制可以是边沿触发也可以是电平触发可以是单个信号也可以是多个信号，中间⽤or 连接。
verilog task 用法
verilog task 用法Verilog任务（task）是一种在硬件描述语言（HDL）Verilog中定义可重用功能块的方法。
它类似于函数或过程，在设计硬件时可以方便地使用和调用。
Verilog任务使用关键字"task"和"endtask"来定义，并具有输入参数和输出参数。
中括号（[ ]）在Verilog中用于定义寄存器、线网、数组和其他常用元素。
在本文中，我们将详细介绍Verilog任务以及中括号的用法。
我们将逐步解释如何定义任务、如何调用任务以及如何使用中括号来处理Verilog中的常用元素。
第一部分：Verilog任务Verilog任务是一种将一系列硬件描述语句封装在一个可重用的块中的方法。
它可以将复杂的逻辑或重复的代码封装在一个任务中，使其更易于阅读、维护和重用。
以下是一个简单的Verilog任务的示例：task adder;input [7:0] a, b;output [7:0] sum;beginsum = a + b;endendtask上面的任务名称是"adder"，输入参数为"a"和"b"（8位宽度），输出参数为"sum"（8位宽度）。
任务中的代码用于将输入参数"a"和"b"相加，并将结果存储在输出参数"sum"中。
要调用此任务，可以在Verilog模块中使用以下语法：adder(a, b, sum);其中，"a"和"b"是输入参数，"sum"是输出参数。
第二部分：任务调用和参数传递Verilog任务可以在任何地方调用，以实现代码的模块化和重用。
任务的调用类似于函数调用，但在任务调用中，参数传递是按位置匹配的。
以下是一个调用前面定义的"adder"任务的示例：module test;reg [7:0] a, b;wire [7:0] sum;调用任务adder(a, b, sum);...endmodule在上面的例子中，我们在"test"模块中定义了输入寄存器"a"和"b"以及输出线网"sum"。
VerilogHDL基础语法
z状态表示高阻状况，用来表示三态建模。
在真实的电子世界中以及在综合软件中，都不会出现x状态，只有 亚稳态的状况。
Verilog 的四种逻辑值
buf
0
0、低、伪、逻辑低、地、VSS、负插入
buf
1 1、高、真、逻辑高、电源、VDD、正
插入
buf
X X、不确定：逻辑冲突无法确定其逻辑值
bufif1
TRUE (3) a && b = (1 | 0 | 0 | 0)&&(0 | 1 | 1 | 1)= TRUE && TRUE =
TRUE (4) !a || ~b = !(1 | 0 | 0 | 0)||~(0 | 1 | 1 | 1)= FALSE || FALSE
= FALSE (5) !a && &b = !(1 | 0 | 0 | 0)&& (0 | 1 | 1 | 1)= FALSE &&
归约操作符是一元操作符，它的表现方式与按位操作符相似或者 相同，但是它的操作数只有一个，并且是对操作数中的每一比特 分别进行操作，得出一个新的一位宽的操作数
表 3–2 归约操作符
操作符
表达式
描述
&
&B
将B中的每一位相与得出一位的结果
~&
~& B
将B中的每个比特相与非得出一比特
VerilogHDL的任务和函数
VerilogHDL的任务和函数任务和函数只能实现组合逻辑，而对时序逻辑无能为力。
一、任务任务就是一段封装在“task…endtask”之间的程序。
任务可以彼此调用，而且任务内还可以调用函数。
1、任务定义形式如下：task task_id; // 任务名[declaration] // 端口定义procedural_statement // 任务的具体操作语句endtask一些注意事项：a. 在任务定义结构中不能出现initial和always过程块。
b. 任务的输入、输出端口和双向端口数量不受限制，甚至可以没有输入、输出端口和双向端口。
2、任务调用形式如下：task_id[(端口1, 端口2, …, 端口n)];一些注意事项：a. 任务调用语句只能出现在过程块内；b. 任务的输出端口必须和寄存器类型的数据变量对应；二、函数1、函数定义形式如下：function [range] function_id;input_declarationother_declarationsprocedural_statementendfunction其中[range]参数指定返回值的类型或位宽，默认是1比特数据。
function_id为所定义函数的名称，对函数的调用也是通过函数名来完成的，而且它在函数结构体内代表一个内部变量，函数调用的返回值就是通过函数名变量传递给调用语句的。
一些注意事项：a. 函数定义只能在模块中完成，不能出现在过程块中；b. 函数至少要有一个输入端口，但不能包含输出和双向端口；c. 在函数结构中，不能使用任何形式的时间控制语句（#、wait 等），也不能使用disable中止语句；d. 函数定义结构体总不能出现过程块语句；e. 函数内部可以调用函数，但不能调用过程。
2、函数调用形式如下：function_id(expr1, expr2, …, exprN);一些注意事项：a. 函数调用可以在过程块中完成，也可以在assign这样的连续赋值语句中出现；b. 函数调用语句不能单独作为一条语句出现，只能作为赋值语句的右端操作数。
北大Verilog课件--17_Verilog任务与函数
函数中不能有时序控制，但调用它的过程可以有时序控制。 函数中不能有时序控制，但调用它的过程可以有时序控制。 在函数中作为register使用 函数名f_or_and在函数中作为 函数名 在函数中作为 使用
函数
主要特性： 主要特性：
• 函数定义中不能包含任何时序控制语句。 函数定义中不能包含任何时序控制语句。 • 函数至少有一个输入，不能包含任何输出或双向端口。 函数至少有一个输入，不能包含任何输出或双向端口。 • 函数只返回一个数据，其缺省为reg类型。 函数只返回一个数据，其缺省为 类型 类型。 • 传送到函数的参数顺序和函数输入参数的说明顺序相同。 传送到函数的参数顺序和函数输入参数的说明顺序相同。 • 函数在模块（module)内部定义。 函数在模块（ 内部定义。 内部定义 • 函数不能调用任务，但任务可以调用函数。 函数不能调用任务，但任务可以调用函数。 • 函数在 函数在Verilog中定义了一个新的范围（scope)。 中定义了一个新的范围（ 中定义了一个新的范围 。 • 虽然函数只返回单个值，但返回的值可以直接给信号连接赋值。 虽然函数只返回单个值，但返回的值可以直接给信号连接赋值。 这在需要有多个输出时非常有效。 这在需要有多个输出时非常有效。 {o1, o2, o3, o4} = f_ or_ and (a, b, c, d, e);
module mult (clk, a, b, out, en_mult); input clk, en_mult; input [3: 0] a, b; output [7: 0] out; reg [7: 0] out; always @( posedge clk) multme (a, b, out); // 任务调用 task multme; // 任务定义 input [3: 0] xme, tome; output [7: 0] result; wait (en_mult) result = xme * tome; endtask endmodule
systemverilog 任务 语法
systemverilog 任务语法SystemVerilog是一种硬件描述语言（HDL），用于设计和验证数字系统。
在SystemVerilog中，任务（task）是一种可执行的代码块，它可以被其他模块或任务调用。
本文将介绍SystemVerilog任务语法及其使用方法。
任务是SystemVerilog中的一个重要概念，它可以看作是一种函数，用于执行一系列的动作和操作。
任务与函数的不同之处在于，任务可以通过多个输入和输出参数来传递数据，而函数只能有一个返回值。
任务可以包含任意数量的语句，可以使用条件、循环和分支语句来控制任务的执行流程。
在SystemVerilog中，任务的定义以关键字"task"开头，后面跟着任务的名称和参数列表。
参数列表由参数类型和参数名称组成，参数类型可以是任何SystemVerilog数据类型，如整型、浮点型、字符串型等。
任务的定义以关键字"endtask"结束。
任务的调用可以在任何地方进行，包括其他任务或模块内部。
调用任务时，需要使用任务名称和实际参数来传递数据。
可以使用位置参数或关键字参数的方式来传递参数，位置参数是按照参数列表的顺序传递的，而关键字参数则是根据参数名称来传递的。
任务可以使用关键字"fork"和"join"来实现并发执行。
使用"fork"关键字可以启动多个任务，并行地执行它们。
而使用"join"关键字可以等待所有启动的任务执行完毕后再继续执行下面的语句。
在任务内部，可以使用关键字"disable"来终止任务的执行。
"disable"后面可以跟一个任务名称，表示终止指定的任务；也可以不跟任务名称，表示终止当前的任务。
任务还可以使用关键字"automatic"来声明自动任务。
自动任务的局部变量在每次调用时都会被重新初始化，而不会保留上一次调用的值。
verilog 任务和函数
•
“局部变量说明”用来对任务内用到的局部变量进行
宽度和类型说明，这个说明语句的语法与进行模块定义时 的相应说明语句语法是一致的。
•
由“begin”和“end”关键词界定的一组行为语句指明 了任务被调用时需要进行的操作。在任务被调用时，这些 行为语句将按串行方式得到执行。
•
任务定义与“过程块”、“连续赋值语句”及“函数 定义”这三种成份以并列方式存在于行为描述模块中，它 们在层次级别上是相同的。任务定义结构不能出现在任何 一个过程块的内部。
交通灯开启时间的任务 task light; output color; input[31:0] tics; begin repeat(tics) @(posedge clock);//等待tics个时钟的上升沿 color=off;//关灯 end endtask //产生时钟脉冲的always块 always begin #100 clock=0; #100 clock=1; end endmodule
输出到端口“data”。 • 在定义任务时必须注意如下几点： (1) 在第一行“task”语句中不能列出端口名列表。
(2) 在任务定义结构中的“行为语句”部分可以有延时语句、敏感事件控制语句 等时间控制语句出现。
(3) 一个任务可以没有输入、输出和双向端口，也可以有一个或多个输入、输出 和双向端口。 (4) 一个任务可以没有返回值，也可以通过输出端口或双向端口返回一个或多个 返回值。 (5) 在一个任务中可以调用其它的任务或函数，也可以调用该任务本身。 (6) 在任务定义结构内不允许出现过程块(initial 或always过程块)。 (7) 在任务定义结构内可以出现“disable中止语句”，这条语句的执行将中断 正在执行的任务。当任务被中断后，程序流程将返回到调用任务的地方继续向 下执行。
Verilog学习笔记基本语法篇（九）········任务和函数
Verilog学习笔记基本语法篇（九）········任务和函数task 和 function 说明语句分别⽤来定义任务和函数，利⽤任务和函数可以把函数模块分成许多⼩的任务和函数便于理解和调试。
任务和函数往往还是⼤的程序模块在不同地点多次⽤到的相同的程序段。
输⼊、输出和总线信号的数据可以传⼊、传出任务和函数。
task 和 function 的不同：1）函数只能与主模块共⽤同⼀个仿真的时间单位，⽽任务可以⾃⼰定义⾃⼰的仿真时间单位。
2）函数不能启动任务，但是可以调⽤其它函数，但是任务可以调⽤其他函数和任务；3）函数⾄少要有⼀个输⼊变量，⽽任务可以没有或者有多个任何类型的变量。
4）函数返回⼀个值，⽽任务不返回任何值。
函数的⽬的值通过⼀个返回值对输⼊的信号进⾏响应。
⽽任务可以⽀持多种⽬的，能计算多个结果值，这些值只能通过任务的输出端⼝或者总线端⼝输出。
A) task说明语句如果传给任务的变量和任务完成后接受结果的变量已经定义，就可以⽤⼀条语句启动任务，任务完成以后控制就传回启动过程。
如果任务内部有定时设置，则启动的时间可以与控制返回的时间不同。
1）任务的定义;task <任务名>;<端⼝及数据类型声明语句><语句1>...<语句n>endtask2）任务的调⽤以及变量的传递：任务定义;task my_task;input a,b;inout c;output d,e;.... //执⾏任务的相应语句c=foo1; //对任务的变量赋初始值b=foo2;e=foo3;endtask任务的调⽤: my_task(v,w,x,y,z)任务调⽤变量（v,w,x,y,z）和任务定义的I/O变量（a,b,c,d,e）是⼀⼀对应的。
任务启动时，v,w和x的值给了a b c，结束时c,d,e的值返回给x,y,z。
Verilog_HDL基础知识
•概述•Verilog HDL 的基本结构•运算符•语句•Verilog HDL模型级别•数据类型及常量、变量•语句的顺序执行与并行执行第8章Verilog HDL§8.1概述一、什么是Verilog HDL？Verilog HDL是一种应用广泛的硬件描述性语言，是硬件设计人员和电子设计自动化（EDA）工具之间的界面。
其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。
即利用计算机的巨大能力对用Verilog HDL或VHDL建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表（Netlist），根据网表和某种工艺的器件自动生成具体电路，然后生成该工艺条件下这种具体电路的延时模型。
仿真验证无误后用于制造ASIC芯片或写入EPLD和FPGA 器件中。
二、Verilog HDL语言的主要特征1、语法结构上，Verilog HDL语言与C语言有许多相似之处，并借鉴C语言的多种操作符和语法结构。
2、Verilog HDL语言既包含一些高层次程序设计语言的结构形式，同时也兼顾描述硬件电路具体的线路连接。
3、通过使用结构级或行为级描述可以在不同的抽象层次描述设计。
包括三个领域和五个抽象层次，如下表8.1 所示。
行为领域结构领域物理领域系统级性能描述部件及它们之间的逻辑连接方式芯片模块电路板和物理划分的子系统算法级（芯片级）I/O 应答算法级硬件模块数据结构部件之间的物理连接电路板底盘等寄存器传输级并行操作,寄存器传输,状态表ALU 、多路选择器、寄存器、总线微定序器、微存储器之间的物理连接方式芯片、宏单元逻辑级布尔方程门电路、触发器、锁存器标准单元布图电路级微分方程晶体管、电阻、电容等晶体管布图三个领域五个抽象层次4、Verilog HDL语言是并行的，即具有在同一时刻执行多任务的能力，因为在实际硬件中许多操作都是在同一时刻发生的。
一般来讲，计算机编程语言是非并行的。
VerilogHDL基本语法
parameter byte_size=8; //定义一个常数参数 parameter, byte_msb=byte_size-1; //用数表达 式赋值 parameter average_delay = (r+f)/2; //用常数表 达式赋值
32’bx // ”x”表unknown
4’b0???
// ”?”表示高阻
7
常量
实数 十进制计数法，科学计数法
7.2 1.8e-4 //1.8*10-4 9.5E6
字符串与字符变量 字符串为两个双引号“ ”之间的字符，不许 跨行
“This is a string!”； //共17个字符
8
常量
关键词
rcmos real
realtime reg
release repeat rnmos rpmos rtran rtranif0 rtranif1 scalared small specify specparam
26
strength strong0 strong1 supply0 supply1
DQ
out1
DFF
变量
Memory类型
Verilog HDL通过对reg型变量建立数组来对存 储器建模，可以描述RAM型存储器，ROM存储 器和reg文件。
数组中的每一个单元通过一个数组索引进行寻 址。
在语言中没有多维数组存在。 memory型数据是通过扩展reg型数据的地址范 围来生成的。
Verilog HDL 基本语法
语汇代码的编写标准 常量、变量及数据类型 关键字和标示符 运算符 语句 综合代码的编写标准
语汇代码的编写标准
第5章-Verilog HDL语法规范(第11讲)-5.11
Verilog HDL语言规范Verilog HDL 任务和函数任务和函数提供了在一个描述中，从不同位置执行公共程序的能力。
它们也提供了将一个大的程序分解成较小程序的能力。
这样，更容易阅读和调试源文件描述。
Verilog HDL 任务和函数--任务和函数的区别下面给出了任务和函数的区别规则：☐在一个仿真时间单位内执行函数；一个任务可以包含时间控制的语句。
☐函数不能使能任务。
但是，一个任务可以使能其它任务和函数。
☐函数至少有一个input类型的参数，没有ouput或者inout类型的参数；而一个任务可以有零个或者更多任意类型的参数。
Verilog HDL 任务和函数--任务和函数的区别☐一个函数返回一个单个的值，而任务不返回值。
☐函数的目的是通过返回一个值来响应一个输入的值。
一个任务可以支持多个目标，可以计算多个结果的值。
☐通过一个任务调用，只能返回传递的output和inout类型的参数结果。
☐使用函数作为表达式内的一个操作数，由函数返回操作数的值。
Verilog HDL 任务和函数--任务和函数的区别☐函数定义中，不能包含任何时间控制的语句，比如：#、@或者wait。
而任务无此限制。
☐函数定义中必须包含至少一个输入参数。
而任务无此限制。
☐函数不能有任何非阻塞分配或者过程连续分配。
☐函数不能有任何事件触发器。
Verilog HDL 任务和函数--任务和函数的区别一个任务可以声明为下面的格式：switch_bytes (old_word, new_word);一个函数可以声明为下面的格式：new_word = switch_bytes (old_word);Verilog HDL 任务和函数--任务和任务使能定义任务定义任务的格式一如下：task task_name;input automatic input_name;more_inputsoutput output_name;more_outputsbeginstatements;endendtaskVerilog HDL 任务和函数--任务和任务使能其中：☐automatic：可选的关键字，用于声明一个自动的任务，该任务是可重入的，动态的分配每一个并发执行的任务入口。
第09讲Verilog-HDL语法――第7部分任务函数_图文.
禁止命名块和任务• disable语句终结一个命名块或任务的所有活动。
也就是说，在一个命名块或任务中的所有语句执行完之前就返回。
语法： disable <块名称> 或 disable <任务名称> • 当命名块或任务被禁止时，所有因他们调度的事件将从事件队列中清除。
• • disable是典型的不可综合语句。
在前面的例子中，只禁止命名块也可以达到同样的目的：所有由命名块、任务及其中的函数调度的事件都被取消。
复习问题：• 在Verilog-HDL中，什么结构能产生一个新的“范围” ？• 哪些结构可以被禁止？• 什么时候一个函数比一个任务更合适？反过来呢？解答： 1. 模块，任务，函数，和命名块。
2. 命名块和任务可以被禁止。
3. 函数更适用于组合逻辑描述，并且使用灵活（例如在一个持续赋值的右边或在一个端口列表里）。
如果需要时序控制，则任务更适合。
任务还可以被禁止。
完。
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任务和函数只能实现组合逻辑，而对时序逻辑无能为力。
一、任务
任务就是一段封装在“task…endtask”之间的程序。
任务可以彼此调用，而且任务内还可以调用函数。
1、任务定义
形式如下：
task task_id; // 任务名
[declaration] // 端口定义
procedural_statement // 任务的具体操作语句
endtask
一些注意事项：
a. 在任务定义结构中不能出现initial和always过程块。
b. 任务的输入、输出端口和双向端口数量不受限制，甚至可以没有输入、输出端口和双向端口。
2、任务调用
形式如下：
task_id[(端口1, 端口2, …, 端口n)];
一些注意事项：
a. 任务调用语句只能出现在过程块内；
b. 任务的输出端口必须和寄存器类型的数据变量对应；
二、函数
1、函数定义
形式如下：
function [range] function_id;
input_declaration
other_declarations
procedural_statement
endfunction
其中[range]参数指定返回值的类型或位宽，默认是1比特数据。
function_id为所定义函数的名称，对函数的调用也是通过函数名来完成的，而且它在函数结构体内代表一个内部变量，函数调用的返回值就是通过函数名变量传递给调用语句的。
一些注意事项：
a. 函数定义只能在模块中完成，不能出现在过程块中；
b. 函数至少要有一个输入端口，但不能包含输出和双向端口；
c. 在函数结构中，不能使用任何形式的时间控制语句（#、wait等），也不能使用disable中止语句；
d. 函数定义结构体总不能出现过程块语句；
e. 函数内部可以调用函数，但不能调用过程。
2、函数调用
形式如下：
function_id(expr1, expr2, …, exprN);
一些注意事项：
a. 函数调用可以在过程块中完成，也可以在assign这样的连续赋值语句中出现；
b. 函数调用语句不能单独作为一条语句出现，只能作为赋值语句的右端操作数。
3、任务和函数的区别
比较点任务函数输入、输出可以有任意多个各种类型的参数至少有一个输入，不能有输出和双向端口调用任务只能在过程语句中调用，而不能在连续赋值语句中调用函数可作为赋值操作的表达式，用于过程赋值和连续赋值语句
函数中不能出现（always、#）这样的语句，要保证函数的执行在零时间内完成
触发事件控制任务不能出现always语句；可以包含延时控制语句（#），但只能面向仿
真，不能综合
调用其他任务和
可以调用其他任务和函数只能调用函数，不能调用任务函数
返回值没有返回值只有一个返回值
其他说明任务调用语句可以作为一条完整的语句出现函数调用语句不能单独作为一条语句出现，只能作为赋值语句的右端操作数。