布线(Routing) 设计规范_Ver1.1

布线（Routing）设计规范
VER 1.1
－、布线（Routing）设计的基本规范
1．线应避免锐角、直角。

采用45°走线。

2．Power线要尽量短，线宽要尽量宽。

3．高频信号尽可能短，线尽量少打VIA，不允许跨切割面。

4．输入、输出信号尽量避免相邻平行走线，最好在线间加地线，以防反馈耦合。

5．数字地、模拟地要分开，对低频电路，地应尽量采用单点并联接地；高频电路宜采用多点串联接地。

对于数字电路，地线应闭合成环路，以提高抗噪声能力。

6．整块线路板布线、打孔要均匀，避免出现明显的疏密不均的情况。

当印制板的外层信号有大片空白区域时，应加辅助线使板面金属线分布基本平衡。

7．通常下最小线宽要求为≥4mil，最小线距要求为≥4.5mil
8．两焊点间距很小（如贴片器件相邻的焊盘）时，焊点间不得直接相连。

9．从贴片焊盘引出的过孔尽量离焊盘远些。

10．测试点的添加时，附加线应该尽量短，且加在Bottom层上，如下图：
11．距板边20mil不准布线、铺铜。

12．螺丝孔PAD以外40mil内禁止布线、铺铜。

13．蛇形走线要求绕线方向尽量走线方向垂直，间距尽量拉大，能达到3W为好。

14．差分信号线走线一般要求平行走线，尽量少打过孔，必须打孔时，应两线一同打孔，以做到阻抗匹配，线要求等长。

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VER 1.1 15．差分线走线参考图：
z Use side-by-side breakout for package to maintain symmetry and avoid tight bends。

z Full ground plane reference and stitching vias required for layer transition
N Clearance near plane void
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z Avoid trace over anti-pad
N Avoid tight bends: No 90 o bends; impact to less and jitter budgets.
N Keep angles >= 135o (α) and keep minimum air gap: A>= 3x the trace width.
N Length of B and C >=1.5x the width of the trace.
N Ac coupling caps size: 0402 best, 0603 ok. No 0805 size or C-packs. The Caps must be symmetric placement。

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二、时钟（CLK）布线规范
1．时钟线作为对EMC影响最大的因素之一。

时钟线应少打过孔，尽量避免和其它信号线并行走线，且应远离一般信号线，避免对信号线的干扰。

2．应避开板上的电源部分，以防止电源和时钟互相干扰。

3．当一块电路板上用到多个不同频率的时钟时，两根不同频率的时钟线不可并行走线。

4．时钟信号线在可连接线连接器附近时，理想距离为40-80MIL。

5．时钟信号线在电源连接器附近时，理想距离40-200MIL。

6．时钟信号线在I/O连接器附近时，理想距离100-300MIL，防止高频时钟耦合到输出的cable 线上并沿线发射出去，以产生EMI问题。

7．如果板上有专门的时钟发生芯片，其下方不可走线，应在其下方铺铜，必要时还可以对其专门割地。

8．对于很多芯片都有参考的晶体振荡器，这些晶振下方也不应走线，要铺铜隔离。

同时可将晶振外壳接地。

9．CLK信号线要按照相应Design Guide的要求做调长度处理。

10．CLK IC的POWER PIN要有相应的滤波去藕电容，电容不能摆放太远。

a)．电容PIN到IC PIN走线比较长……………………×
b)．电容PIN到IC PIN走线长度………………………√
c)．电容PIN到IC PIN走线过细………………………×
d)．电容PIN到IC PIN较长的走线……………………×
e)．电容PIN到IC PIN线宽不一致……………………×
即：尽量使去藕电容的接脚引线足够短，足够粗，这样引线的阻抗才会降低，电容对高频的杂讯的滤除能力也会相应的加强。

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VER 1.1 落VIA的最佳位置：
a) VIA不在电容的PAD和时钟产生器的PIN脚之间…………………………√
b) VIA不在电容的PAD和时钟产生器的PIN脚之间…………………………√
c) VIA在电容的PAD和时钟产生器的PIN脚之间……………………………×
d) 两电容共用一个VIA…………………………………………………………×
e) 两电容共用一个VIA且在电容的PAD和时钟产生器的PIN脚之间 ……× 11．时钟信号线原端匹配电组要靠近CLKGNE芯片放置。

12．时钟电阻线路的布线：
a) 时钟电阻线路布线短且没VIA…………………………………………√
b) 时钟阻抗线路走线过长且打VIA换层…………………………………×
即：时钟线要求连线阻抗尽量连线
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VER 1.1 13．时钟线路上多余的测试点分支线：
a) 较短的测试点线段…………………………………………√
b) 测试点分支太长……………………………………………×
c) 测试点地方没有分支………………………………………√
通常测试点要靠近Device端放置
14．一般情况下，时钟信号线的长度要求：HCLK+/-=CPU_CLK+/-+850
PCICLK全部等长
BIOSCLK=SUPERI/OCLK=PCICLK+3000
（参照相应Design Guide）
15．时钟信号线上过大的折角，如图：
a． e．h是OK的
16．时钟信号线要远离I/O信号线
17．时钟信号线和相邻布线层的铜箔要做到（6-18MIL）
18．时钟信号线离板边要75—100MIL
19．CLKGEN如果有两组电源转换，这两组电源最好放在CLKGEN相应的对角上。

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VER 1.1 CLKGEN的实例图：
CLKGEN的内部TOP和BOTTOM铺了GND的铜箔；其主要电源也补上约150MIL宽 BOTTOM层的铜箔
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三、Power布线规范
1．原则上1A的电流，需要40mils走线宽度，换层时要用二个VIA24。

2．杂讯IC和晶振的PIN和POWER CONNECTOR要远离，理想距离是200—500MIL。

3．USB电源的源端到USB一般要做到100MIL以上。

4．12V电源，给PCI-X16内层一般要切200MIL以上，TOP或BOTTOM要铺350MIL。

（一般吃电
5.5A）
5．3.3V尽可能大一点。

（一般吃电7.6A）
6．POWER部分各相电源尽可能做到完整。

7．三极管的S脚TOP和BOTTOM层都要铺铜，围绕S脚打7—8个VIA，且TOP和BOTTOM层的铜和其它的信号线相距40MIL以上。

8．各相电源铺铜打VIA。

VIA要分布有序，以便加上BOTTOM层的SOLDERMASK。

9．各相电源铺铜，SHAPE和SHAPE间距在20MIL以上。

10．BOTTOM层电源铺铜位置要加散热条SOLDERMASK，其宽度为20MIL且和背板垂直；和DIP PIN要间距120MIL以上； 和VIA要间距20MIL；距同信号的SHAPE边沿10MIL；
SOLDERMASK不可跨越到其它的信号上。

11．CPU的Power PIN至少两个PIN要打一个VIA，来和内层连接（Power PIN和Ground PIN）。

12．Top和Bottom层应尽可能加大Power的铜箔。

13．FSBVTT要尽量宽和短。

14．所有PLL的Power和Ref的Power连线要尽量短。

15．LANIC的Power PIN相关滤波电容要尽量靠近PIN放置，连线要短。

16．电源FEEDBACK线，以10MIL线宽从电源的控制IC出来，一直走到LOADIN重的地方。

17．应尽量保持I/O内层切割的部分形状一致，以减少EMI的发生。

18．避免VIA连打，而使内层出现Moat。

CPU POWER：（请将下列要求信号的线宽间距设入BRD FILE内，便于检查）
19．VIN电源和其它信号线（包含SHAPE、VIA、PIN、ETCH等）的间距要求在40MIL以上（电容的GND信号除外）。

20．三相电源SHAPE的大小尽量与切割线范围一致，SHAPE之间的间距为30MIL。

21．VCORE电源从电感至CPU的SHAPE尽可能保持完整。

22．电源SHAPE上均匀分布VIA，便于各层之间的连接。

23．同一组的LGATE、HGATE、PHASE信号请走在一起，线宽要求为25MIL、间距为25MIL，不同信号VIA的间距要求为15MIL以上，信号线参考GND层。

24．不同组的LGATE、HGATE、PHASE信号之间间距要求为30MIL，VIA的间距要求为15MIL（若能达到30MIL为最佳）以上。

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VER 1.1 CPU POWER实例图:
图中线宽为25MIL，间距为30MIL
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26．三极管的S脚铺TOP和BOTTOM层的铜箔，围绕S脚落8个VIA，且TOP和BOTTOM层的铜泊和其它任何信号线（包含SHAPE、VIA、PIN、线等）间距要求在40MIL以上。

27．三极管的D脚上请均匀分布九颗VIA散热，VIA要完整落在PAD上。

28．围绕电解电容的PIN脚均匀对称落四颗VIA，GND PIN脚铺圆形TOP和BOTTOM层铜箔 29．围绕电感的PIN脚均匀对称落六颗VIA。

30．电感中间除自己的信号外，最好不穿其他任何信号。

31．反馈信号由电感出发经短路电阻后再接到控制IC，短路电阻放置BOTTOM层，以5/5/30差分线要求处理（注：在控制IC处会有一些电阻，也应以5/5/30差分线要求处理）。

32．为了反馈信号尽可能从电感的PIN脚中心引出，因此铺电感处的铜箔时不宜过大。

33．控制IC处应参考GND层，且为独立的GND内层。

34．散热条的注意事项：
a)散热条处理在BOARD GEOMETRY/SOLDERMASK_BOTTOM层面。

b)散热条宽度为20MIL，长度不得超出所在SHAPE边沿。

c)散热条与DIP PIN的间距在120MIL以上。

d)散热条与VIA的间距在20MIL以上。

e)二散热条之间的间距为100MIL左右，不宜过密。

f)散热条方向与过炉方向垂直即与板子长边(IO零件位置)垂直，板内所有散热条方向应
一致。

g)散热条应落在SHAPE边沿往内10MIL左右。

h)若板内有双层零件放置时，散热条周围不可有SMT零件和电解孔，以免生产时被胶纸
遮住。

i)请尽可能将散热条排列整齐、美观。

35．若板材缩小，导致CPU POWER的空间压缩，需降低线宽和间距的要求时，请征求HW工程师意见之后，酌情处理。

四、高速线（FSB、DDR、NB和SB通讯、PCIE、IDE）布线规范
1．高速线布线需保证阻抗匹配，保证阻抗连续，尽量少打VIA控制在两个以内，同一组线需走在同一层面上，不能跨切割面；
2．保证高速线的Hold time和Set time等延时要求，需做调长处理；
3．保证高速线自身的防窜扰要求，以及对其它敏感线的干扰要求；
4．原则上power和ground都可做参考面，若有具体要求时，严格按Design Guide要求处理。

注：单根阻抗主要和板材、板结构、布线层，以及线宽等因素有关，差分线主要和板材、板结构、布线层，以及线宽、线距等因素有关。

具体的设计规则以相应的Design Guide为主。

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z ADDRESS线包含两组：
1、H_A#[16..3]，H_REQ#[4..0]，H_ADSTB#0
2、H_A#[31..17]，H_ADSTB#1
z ADDRESS线组走线规则：
1、H_A#[31..3]，H_REQ#[4..0]走线宽度为4mils，间距为14mils。

2、H_ADSTB#[1..0]的走线宽度为4mils，同其它间距为17mils。

3、所有ADDRESS线Breakout Break in出来间距可做到最小5mil。

4、所有ADDRESS均参考GND。

5、所有ADDRESS线源端至末端VIA控制在两个以内。

6、同组ADDRESS线必须走同一层面。

z ADDRESS线组等长规则，长度匹配包括芯片封装长度：
H_A#[31..3]，H_REQ#[4..0]的线长为L4，H_ADSTB#[1..0]的线长为L5，长度匹配包括芯片封装长度，每组线的长度匹配为：
1、1000mils≤{L1，L3}≤5000mils。

2、L4=L5±100mils。

ADDRESS线组图示
z Common Clock线
H_BPRI#，H_DEFER#，H_RS#[2..0]，H_TRDY#，H_ADS#，H_BNR#，H_DBSY#，H_DRDY#，H_HIT#，H_HITM#，H_LOCK#
z Common Clock线组走线规则：
走线宽度为4mils，间距为14mils。

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z Common Clock线组等长规则，长度匹配包括芯片封装长度：
所有线长在2000mils和4500mils之间。

(注：不同的的芯片组各有差异，请参照各自的LAYOUTGUIDE。

)
4．2．DDR2 System Memory Interface
DDR2时钟走线规则：
z每个DIMM有三组时钟信号：
1．MEM_CLKOUT#0，MEM_CLKOUT0，MEM_CLKOUT#1，MEM_CLKOUT1，MEM_CLKOUT#2，MEM_CLKOUT2
2．MEM_CLKOUT#3，MEM_CLKOUT3，MEM_CLKOUT#4，MEM_CLKOUT4，MEM_CLKOUT#5，MEM_CLKOUT5
z DDR2时钟线走线规则：
1．北桥Breakout出来4mil，差分线对内间距6mil min，长度控制1000mil以内。

再出来线宽6.5mil，差分线对内两根线的间距为5mils，蛇形线间距为20mils。

2．差分线对与对之间的间距为20mil min。

3．DDR时钟线对其他线的间距为20mil min。

z DDR2时钟线等长规则，长度匹配包括芯片封装长度：
1．差分线对内两根线±10mils。

2．每个DIMM三对差分线匹配在50mils内，即最大值减最小值不大于50mils。

2．每个DIMM三对差分线匹配在50mils内，即最大值减最小值不大于50mils。

3．所有线长在2850mils和6500mils间。

z阻抗控制：70Ω±10%(差分线)，W7S5
DDR2 DATA线组走线规则：
z DDR2 DATA线共分为八组：
1．MEM_DAT[7..0]，MEM_DM0，MEM_DQS0，MEM_DQS#0
2．MEM_DAT[15..8]，MEM_DM1，MEM_DQS1，MEM_DQS#1
3．MEM_DAT[23..16]，MEM_DM2，MEM_DQS2，MEM_DQS#2
4．MEM_DAT[31..24]，MEM_DM3，MEM_DQS3，MEM_DQS#3
5．MEM_DAT[39..32]，MEM_DM4，MEM_DQS4，MEM_DQS#4
6．MEM_DAT[47..40]，MEM_DM5，MEM_DQS5，MEM_DQS#5
7．MEM_DAT[55..48]，MEM_DM6，MEM_DQS6，MEM_DQS#6
8．MEM_DAT[63..56]，MEM_DM7，MEM_DQS7，MEM_DQS#7
z DDR2 DATA线走线规则：
1．MEM_DAT[63..0]，MEM_DM[7..0]北桥Breakout出来线宽4mil与其它6mil间距长度控制700mil以内，再出来线宽6.5mil同其它18.5milmin间距，蛇形线间
距为20mils。

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2．MEM_DQS[7..0]，MEM_DQS#[7..0]为差分线，北桥Breakout出来4mil，差分线对内间距6milmin。

长度控制700mil以内。

再出来线宽6.5mils，差分线对内
间距5mil与其它间距18.5milmin。

蛇形线间距为20mils。

3．所有DATA线均参考GND。

z DDR2 DATA等长规则，长度匹配包括芯片封装长度：
1．所有DATA线组线长在2000mils和7000mils间。

2．每组中DATA和DM的线长为DQS平均线长±50mils，
3．MEM_DQS=MEM_DQS#±10mils。

4．MEM_DQS=MEM_CLKOUT平均值±1000mils。

z阻抗控制：
1．Data，Data Mask：40Ω±10%，W10
2．Data Strobes：70Ω±15%(差分线)，W10S5
DDR2 CTRL线走线规则：
z DDR2 CTRL线
MEM_CS#0，MEM_CS#1，MEM_CS#2，MEM_CS#3，MEM_CKE0，MEM_CKE1，MEM_CKE2，
MEM_CKE3，MEM_ODT0，MEM_ODT1，MEM_ODT2，MEM_ODT3
z DDR2 CTRL线走线规则：
1．北桥Breakout出来5mil，与其它间距5milmin，长度控制700mil以内。

再出来线宽7.5mils，与其它CTRL线间距9.5milmin。

z DDR2 CTRL线等长规则，长度匹配包括芯片封装长度：
所有CTRL线长在2000mils和5650mils间。

DDR2 Command线走线规则：
z DDR2 Command线：
MEM_ADD[14..0]，MEM_BA[2..0]，MEM_RAS#，MEM_CAS#，MEM_WE#
z DDR2 Command线走线规则：
1．北桥Breakout出来5mil，与其它间距5milmin。

长度控制700mil以内。

再出来线宽9.5mils，与其它Command线间距5.5milmin。

z DDR2 Command线等长规则，长度匹配包括芯片封装长度：
所有Command组线长在2000mils和5650mils间。

每个通道Command和CTRL线中最长线与最小线差在1750mils内。

对于每个DIMM，时钟线最大值1100mils≤线长≤时钟线最小值600mils
MEM_CS#=（Command和CTRL最大值+Command和CTRL最小值）/2±100mils。

z阻抗控制：45Ω±10%，W8
(注：不同的的芯片组各有差异，请参照各自的LAYOUTGUIDE。

)
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4．3．PCI Express Graphics Interface
z PCI-E信号线
EXP_A_RXP_[15..0]，EXP_A_RXN_[15..0]，EXP_A_TXP_[15..0]，EXP_A_TXN_[15..0] z PCI-E信号线走线规则：
1．线宽4mils，差分线间距为8mils，对其他线间距为18mils。

2．VIA控制在两个以内，差分对的VIA数要一致，最好在50MIL范围内加一颗GND VIA
3．TX和RX信号分别走在同一层面上，都参考GND
4．不能跨切割面
z PCI-E信号线等长规则，长度匹配包括芯片封装长度：
1．差分线匹配±5mils。

2．所有PCI-E信号线长度匹配在7000mils内，在1000mils和12000mils间。

z阻抗控制：
差分线100Ω±10%，W4S8
PCI-E线组图示
(注：不同的的芯片组各有差异，请参照各自的LAYOUTGUIDE。

)
4．4．A-Link Express Interface
z A-Link Express信号线
1、 A_RX[3..0]P，A_RX[3..0]N
2、 A_TX[3..0]P，A_TX[3..0]N
z A-Link Express信号线走线规则：
1．线宽4mils，差分线对内两线间距8mils，与其他线间距18mils。

2．VIA控制在两个以内，差分对的VIA数要一致，最好在50MIL范围内加一颗GND VIA
布线（Routing）设计规范
VER 1.1
3．所有A-Link Express信号线都参考GND
4．不能跨切割面
z A-Link Express信号线等长规则，长度匹配包括芯片封装长度： 1． 差分线匹配±5mils。

2． 所有A-Link信号线长度匹配在7000mils内。

z阻抗控制：
差分线100Ω±10%，W4S8
A-Link Express线组图示
(注：不同的的芯片组各有差异，请参照各自的LAYOUTGUIDE。

)
4．5．IDE Interface
z IDE信号线
P_DD#[15..0]，R_PIORDY，R_PIOR#
z IDE信号线走线规则：
1．线宽4mils，间距8mils。

2．VIA控制在两个以内
3．不能跨切割面
z IDE信号线等长规则：
P_DD#[15..0]=L1，R_PIORDY=L2，R_PIOR#=L3
1． L2=L3±50mil
2． L1=(L2+L3)/2±250mils
z阻抗控制：50Ω±10%
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五、PCIBUS、LAN、Audio、SATA布线规范
5．1．PCI Interface Layout Guidelines：
z PCI信号线：
1．AD[31：0]，CBE[3：0]#，REQ[3：0]#，GNT[3：0]#，INT[D：A]#
2．FRAME#，DEVSEL#，IRDY#，STOP#，PERR#，SERR#，PAR，PCIRST#。

z PCI信号线走线规则：
1．线宽(W)5mil，间距(S)5mil。

2．Data和Control信号尽量不要相互穿叉，走线顺畅，有序。

3．信号在PCI槽或南桥附近的Via需排列整齐，Via间隙保持10mil以上，确保电源Plane的完整性。

4．PCI槽PIN于PIN之间最多允许3根信号同时穿过，不在PCI槽内落Via。

5．PCI信号应于USB，LAN，SATA等易耦合的信号间隔40mil，并且和CLK时钟信号间隔15mil以上，防止将辐射经由PCI卡传出机壳。

6．PCI信号上拉电阻统一放置靠PCI槽，保证3.3V，+5VBYPASS电容均匀分步靠近POWER PIN放置。

3.3V，+5V割电源层，+12V，-12V，3.3VSTB走外层(TOP/BOT)，
线宽分别为30mil，20mil，40mil。

7．PCICLOCK(33MHZ)要与到其他DEVICE的33MHZCLOCK时钟信号做延时匹配，一般要短2.5Inch，不跨Moat，保证完整回流路径。

8．SMBDATA/SMBCLK信号须串接至PCI1，PCI2，PCI3。

与其他信号间距10mil。

9．PCI信号尽量不从电解电容中间穿过，最好不跨Moat。

z阻抗控制：50Ω±10%
PCI布线参考图：
(注：不同的的芯片组各有差异，请参照各自的LAYOUTGUIDE。

)
5．2．LAN layout Guidelines。

z LAN信号线：
TX：MDI0+，MDI0-，MDI1+，MDI1-。

RX：MDI2+，MDI2-，MDI3+，MDI3-。

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z LAN信号走线规则：
1．差分阻抗：100Ω±10%，S/W/S/W/S：20：5：7：5：20。

长度限制：4Inch。

2．走线层参考地，不跨Moat，信号Via数量一致，Via Count<2。

3．差分线组内误差为±5mil。

组之间误差为±5mil。

总长度不超过4Inch。

4．四对差分信号走在一起与其他高速信号(USB，CLK，1394)保持50mil以上间距。

5．LAN3.3V工作电压割内层，1.8V和1.5V走线，宽度不小于50mil，VIA两个。

6．所有POWERPIN（3.3V，1.8V，1.5V）都有Bypass电容一颗。

须先经过电容再到电源PIN，MOSFETCTRLGATE信号走25mil。

7．LAN IC中间的GNDPIN需九颗Via到地保证IC散热和接地需要。

LAN IC信号Via均匀分布在IC外侧，避免Via在IC内侧。

8．LAN IC尽量避开USB和其他高速信号穿过，Solder Side铺LAN的电源或地铜箔。

LAN布线参考图：
(注：不同的的芯片组各有差异，请参照各自的LAYOUTGUIDE。

)
5．3．Hd Audio Layout Guide。

z Audio信号线：
Digital Signal：Azbitclk，Reset#，Sync，Sdata-out，Sdata-in，Spidifo。

Analog Signal：LINE2-L/R，MIC2-L/R，CD-L/GND/R，MIC1-L/R，LINE1-L/R，
FRONT-OUT-L/R，SURR-L/R，CEN-OUT，LEF-OUT，PCBEEP。

z Audio信号走线规则：
1．Analog Signal：线宽(W)10mil，间距(S)10mil。

2．Digital Signal：线宽(W)5mil，间距(S)10mil。

3．从南桥拉到Codec IC的信号请不要穿叉其他CLK时钟信号。

信号尽量走在一起间距和宽度要符合Design Guide要求。

（5：10）
4．Azbitclk属于时钟信号过孔最多为两个，并且远离其他高速信号，间距在15mil
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5．所有模拟信号必须参考模拟地，数位信号参考数位地，并且音频模拟信号要远离所有数位信号和地平面的噪声。

以及其他高频干扰信号。

至少50mil。

6．Codec IC在电源层(VCC)和大地层(GND)要分割模拟地(AGND)和数位地(DGND)。

VCC和GND层的模拟地面积大小一样，不可与数位地相互重叠，并保持参考地平
面干净。

7．Codec IC电源走线宽度最少30mil，并且远离模拟信号15mil以上，
电源线路最短，不从模拟信号中间穿过，以免干扰到其他信号。

8．Ferrite bead要均匀放置在靠近Audio Connector，Codec IC，Front Audio，透过Ferrite bead直接接到大地，以利于防止其他噪声的干扰。

Audio布线参考图：
(注：不同的的芯片组各有差异，请参照各自的LAYOUTGUIDE。

)
5．4．Serial ATA Layout Guide。

z Serial ATA信号线：
TX：TX0+，TX0-。

TX1+，TX1-。

RX：RX0+，RX0-。

RX1+，RX1-。

z Serial ATA信号走线规则：
1．W/S：20：5：7：5：20。

2．走线参考GND，不跨切割面。

3．Via数要一致，且控制在两个以内，换层处要加GND Switching Via。

4．差分线不要走在Magnetic devices or IC’s，Oscillators，Clock synthesizers，Crystals下方，并且远离其他高速信号50mil以上。

5．电容靠近SATA Connector对称摆放，SATA Connector下方不可有其他信号穿过。

6．SATA Connector周围用GND铜箔包围，与其它信号隔开。

(TOP，VCC，GND，BOT)。

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z Serial ATA信号线等长规则：
1．差分线组内误差为±5mil
2．组之间误差为±5mil
3．长度限制：3Inch
z差分阻抗：100Ω±10%。

SATA布线参考图：
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六、I/O（PS2、COM、VGA、USB、Print）布线规范
6．1．PS/2
1．布线顺序CONNECTOR→电容→电感→电容→电阻→IC。

2．正背面尽量铺GND铜箔，多打VIA连通，减少EMI。

3．信号线一起走，不要穿插其他线。

4．尽量不要跨内层切割线，少打VIA。

6．2．COM
1．电容(或排容)尽量靠近CONNECTOR。

2．布线顺序CONNECTOR→电容→IC。

3．正背面尽量铺GND铜箔，多打VIA连通，减少EMI。

4．信号线一起走，不要穿插其他线。

5．尽量不要跨内层切割线，少打VIA。

布线（Routing）设计规范
VER 1.1
6．3．VGA
1．布线顺序CONNECTOR→电容→电感→电容→电阻→IC。

2．R、G、B布线走differential，必须同时换层，尽量包地且至少隔100mil打GND孔，减少EMI。

3．HSYNC、VSYNC等间距大于10mil。

4．尽量不要跨内层切割线，少打VIA。

6．4．PRINTER
1．布线顺序CONNECTOR→电容→电阻→IC。

2．电容尽量靠近CONNECTOR。

3．正背面尽量铺GND铜箔，多打VIA连通，减少EMI。

4．信号线一起走，不要穿插其他线。

5．尽量不要跨内层切割线，少打VIA。

布线（Routing）设计规范
VER 1.1
6．5．USB
1．布线顺序CONNECTOR→电容→电感→电容→电阻→IC。

2．同组布线走differential，等长，同时换层，尽量不要跨内层切割线。

3．根据guideline设置线宽间距，组之间间距大于20mil。

和其他高频线大于40mil。

4．正背面尽量铺GND铜箔，多打VIA连通，减少EMI。

七、其它
備註：。