一个4位的扭环形计数器有(
（完整版）电子技术基础习题答案
（完整版）电子技术基础习题答案三、选择题：（每小题2分，共20分）1、单极型半导体器件是（C）。
A、二极管；B、双极型三极管；C、场效应管；D、稳压管。
2、P型半导体是在本征半导体中加入微量的（A）元素构成的。
A、三价；B、四价；C、五价；D、六价。
3、稳压二极管的正常工作状态是（ C）。
A、导通状态；B、截止状态；C、反向击穿状态；D、任意状态。
4、用万用表检测某二极管时，发现其正、反电阻均约等于1KΩ，说明该二极管（C）。
A、已经击穿；B、完好状态；C、内部老化不通；D、无法判断。
5、PN结两端加正向电压时，其正向电流是（A）而成。
A、多子扩散；B、少子扩散；C、少子漂移；D、多子漂移。
6、测得NPN型三极管上各电极对地电位分别为V E＝2.1V，V B＝2.8V，V C＝4.4V，说明此三极管处在（A）。
A、放大区；B、饱和区；C、截止区；D、反向击穿区。
7、绝缘栅型场效应管的输入电流（C）。
A、较大；B、较小；C、为零；D、无法判断。
8、正弦电流经过二极管整流后的波形为（C）。
A、矩形方波；B、等腰三角波；C、正弦半波；D、仍为正弦波。
9、三极管超过（C）所示极限参数时，必定被损坏。
A、集电极最大允许电流I CM；B、集—射极间反向击穿电压U（BR）CEO；C、集电极最大允许耗散功率P CM；D、管子的电流放大倍数。
10、若使三极管具有电流放大能力，必须满足的外部条件是（C）A、发射结正偏、集电结正偏；B、发射结反偏、集电结反偏；C、发射结正偏、集电结反偏；D、发射结反偏、集电结正偏。
三、选择题：（每小题2分，共20分）1、基本放大电路中，经过晶体管的信号有（C）。
A、直流成分；B、交流成分；C、交直流成分均有。
2、基本放大电路中的主要放大对象是（B）。
A、直流信号；B、交流信号；C、交直流信号均有。
3、分压式偏置的共发射极放大电路中，若V B点电位过高，电路易出现（B）。
A、截止失真；B、饱和失真；C、晶体管被烧损。
用移位寄存器LS芯片实现扭环形计数器
实 验 原 理
2）扭环型计数器 将图2所示环形计数器稍加改动：将Q3反相得Q3 ，再送至 DSR，就构成了4位扭环形计数器。
实 验 原 理
3)双向移位寄存器设计 工作原理：
当X=1时，M1=0，M0=1， 执行右移功能；
n=3，其模值M=2×3=6；
当X=1时，M1=1，M0=0， 执行左移功能。
1.总结实现任意进制计数器的构成方法
2.总结移位寄存器的逻辑功能表 3. 叙述双向移位寄存器原理
4.根据测试数据，得出结论。完成思考题。
六、注意事项
注意一定要先查导线，再开始接线。 注意通常电源均按+5V和地接入，每个芯片都需接 入一对电源，为防止遗漏，可把它定为接线的第一 步。注意电源不要接反，否则会烧坏芯片。 不可在接通电源的情况下插入或拔出芯片。 移位寄存器74LS194的清除端（ CR ）除了清零时将 其置 0外，其它工作状态均应置为“l”。 环形计数器在工作之前，应先置入一个初始状态， 即被循环的四位二进制数。
n=3，其模值M=2×3-1=5。
n ：代表环内包围的输出端的个数； 如果是通过二输入与非门取反馈作移入数据，则为奇数模， M=2n-1 如果是通过非门取反馈作移入数据，则为偶数模，M=2n。
步骤:
1、双向移位寄存器74LS194逻辑功能测试。 清除：先将端接+5V，检查Q端输出情况，再将端接0电平，所有Q端输 出应为0，清零后再将端接+5V。 并行输入：S1S0置入11，D端置入一组代码（如1011），给 CP 端送单次脉冲，观察 Q端的状态。此时若将DSL或DSR置入1或0， Q端的状态是否改变？ 右移：令S1S0=01，CP＝1HZ，再令DSL=0，观察Q端的变化，待 4个LED全灭以后（此时输入的串行码是什么？），再令DSR＝l， 观察此时Q端LED点亮的次序。当 4个LED都点亮时，输入的串 行码又如何？若要串行输入代码1010（或其它非全0、非全1 码），在DSR端置入一位数码（低位先送），给 CP端送单次脉 冲，经过4个脉冲之后立即将S0置成0以使寄存器工作于保存状 态。 左移：令S1S0＝10，CP＝1HZ，代码1010由DSL端置入，其它步 骤与右移相同。 保持：在完成左移并工作于保持状态后，再给CP端送 4个单次 脉冲，观察输出端有何变化。
电子技术基础 作业题10
电子技术基础作业题10网络收集仅供参考没有讲过的内容可以不做。
一、填空题：（每空0.5分，共33分）1、时序逻辑电路按各位触发器接受时钟脉冲控制信号的不同，可分为同步时序逻辑电路和异步时序逻辑电路两大类。
在异步时序逻辑电路中，各位触发器无统一的时钟脉冲控制信号，输出状态的变化通常不是同一时刻发生的。
2、根据已知的逻辑电路，找出电路的输入和其现态及输出之间的关系，最后总结出电路逻辑功能的一系列步骤，称为时序逻辑电路的分析。
3、当时序逻辑电路的触发器位数为n，电路状态按二进制数的自然态序循环，经历的独立状态为2n个，这时，我们称此类电路为二进制计数器。
二进制计数器除了按同步、异步分类外，按计数的加减规律还可分为加计数器、减计数器和可逆计数器。
4、在十进制计数器中，要表示一位十进制数时，至少要用四位触发器才能实现。
十进制计数电路中最常采用的是8421 BCD代码来表示一位十进制数。
5、时序逻辑电路中仅有存储记忆电路而没有逻辑门电路时，构成的电路类型通常称为莫尔型时序逻辑电路；如果电路中不但除了有存储记忆电路的输入端子，还有逻辑门电路的输入时，构成的电路类型称为米莱型时序逻辑电路。
6、分析时序逻辑电路时，首先要根据已知逻辑的电路图分别写出相应的驱动方程、输出方程和次态方程，若所分析电路属于异步时序逻辑电路，则还要写出各位触发器的时钟脉冲方程。
7、时序逻辑电路中某计数器中的无效码，若在开机时出现，不用人工或其它设备的干预，计数器能够很快自行进入有效循环体，使无效码不再出现的能力称为自启动能力。
8、在分频、控制、测量等电路中，计数器应用得非常广泛。
构成一个六进制计数器最少要采用三位触发器，这时构成的电路有6个有效状态，2个无效状态。
9、寄存器可分为数码寄存器和移位寄存器，集成74LS194属于双向移位寄存器。
用四位移位寄存器构成环行计数器时，有效状态共有4个；若构成扭环计数器时，其有效状态是8个。
10、寄存器是可用来存放数码、运算结果或指令的电路，通常由具有存储功能的多位触发器组合起来构成。
数电第五章习题答案 .doc
自我检查题5.1 时序电路和组合电路的根本区别是什么？同步时序电路与异步时序电路有何不同？解答：从功能上看，时序电路任何时刻的稳态输出不仅和该时刻的输入相关，而且还决定于该时刻电路的状态，从电路结构上讲，时序电路一定含有记忆和表示电路状态的存储器。
而组合电路任何时刻的稳态输出只决定于该时刻各个输入信号的取值，由常用门电路组成则是其电路结构的特点。
在同步时序电路中，各个触发器的时钟信号是相同的，都是输入CP 脉冲，异步时序电路则不同，其中有的触发器的时钟信号是输入cp 脉冲，有的则是其他触发器的输出，前者触发器的状态更新时同步的，后者触发器状态更新有先有后，是异步的。
5.2 画出图T5.2所示电路的状态和时序图，并简述其功能。
图T5.2解:（1）写方程式 驱动方程 nQ K J 200==n Q K J 011==n n Q Q J 012=， n Q K 22=输出方程：nQ Y 2= （2） 求状态方程nn n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 02020202000010+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01011010111111+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01222201222212=+=+=+（3）画状态图和时序图 状态图如下图所示：101时序图如下图所示：CP Q 0Q 1Q 25.3 试用边沿JK 触发器和门电路设计一个按自然态序进行计数的七进制同步加法计数器。
解：（1）状态图如下图：（2）求状态方程、输出方程CQ Q Q n n n /101112+++的卡诺图如下图所示：输出方程为nn Q Q C 12=状态方程：n n n n n Q Q Q Q Q 120112+=+ n n n n n n Q Q Q Q Q Q 0120111+=+ n n n n n Q Q Q Q Q 120110+=+驱动方程：n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0122120121220112)(++=++=+n n n n n n Q Q Q Q Q Q 1021011+=+n n n n n Q Q Q Q Q 0012101)(++=+与JK 触发器的特性方程 比较，可以得到驱动方程 n n Q Q J 012= 、 n Q K 12=n Q J 01= 、n n Q Q K 021=n n n n Q Q Q Q J 12120=+= 10=K（4） 无效状态转换情况 111/1000 能自启动（5） 逻辑图如下图所示：5.4 画出用时钟脉冲上升沿触发的边沿D 触发器组成的4位二进制异步加法计数器和减法计数器的逻辑电路图。
高二物理竞赛课件电路的环扭型环形计数器
0 0
1011
0
态 1100
0
1101
0
1110
反馈函数
F Q4Q3Q2
Q2 Q1 Q4Q3 00 01 11 10
00 1 1
01
Q4 Q3 Q2 Q1 反馈函数 F
正 1000
0
常 0100
0
时 0010
0
序 0001
1
11
多
0000 0011
1 0
0101
0 8 12 14
2 9 4 10
1 3 7 15
5 11 6 13
(a )
(b)
约翰逊计数器的计数长度N=2n，因为移位
寄存器串行输入端的信号是从反相端处取得的。
经过n个时钟后，计数器的状态与初始状态正好
相反，必须再经过n个时钟后才能扭回原状态。
序，是我们不希望的，只能从这些循环时序中选 出一个来工作，这就是工作时序，或称为正常时 序，或有效时序。其它末被选中的循环时序称为 异常时序或无效时序。
顺序脉冲输出
1000
1110
0001
0100
1101
0111
0010
1011
一般选上述两个时序为工作时序，因为它
们只循环一个“１”或“0”，不用经过译码就
状态转换表
假 设 寄 存 器 初 始 状 态 为 [Q4Q3Q2Q1] ＝ 1000 ， 那么在移位脉冲的作用下，其状态将按表中顺
序转换。
表 10.15 状态转换表
移位脉冲顺序 0
计数器状态
Q4 Q3 Q2 Q1 1000
1
0100
2
0010
3
0001
专升本数字电子技术试卷答案
专升本《数字电子技术》一、（共75题,共150分）1. （10001100）BCD码表示的数是（）。
（2分）A.二进制数B.八进制数C.十进制数D.十六进制数标准答案：C2. 下面4种逻辑关系中符合与非逻辑关系的是（）。
（2分）A.输入不同，输出为0B.输入有0，输出为0C.输入全1，输出为1D.输入全0，输出为1标准答案：D3. 下面各最小项中,与最小项ABC相邻的最小项是（）。
（2分）A.B.C.D.标准答案：A4. 逻辑函数F (X，Y，Z ) =(2，3，6，7)的最简与或表达式是（）。
（2分）A.F=XB.F=YC.F=ZD.F=XY标准答案：B5. 逻辑函数，约束条件:。
其最简与或表达式是（）。
（2分）A.B.C.D.标准答案：D6. 电路及有关波形如下图所示，输出Q 的波形是（）。
（2分）A.B.C.D.标准答案：A7. 下面给出的4个CMOS逻辑门中,输出为高电平的是（）。
（2分）A.B.C.D.标准答案：B8. 对于CMOS门电路,下面4种说法中正确的是（）。
（2分）A.输入端悬空将造成门电路损坏。
B.输入端悬空时相当于接低电平。
C.输入端悬空时相当于接高电平。
D.输入端悬空对门电路工作无影响。
标准答案：A9. 图示电路的逻辑表达式是（）。
（2分）A.B.C.D.标准答案：C10. 下面各门电路中,输出端Y=0的是（）。
（2分）A.B.C.D.标准答案：C11. 图示三态门组成的电路中,保证电路正常工作的条件是（）。
（2分）A.任何时刻,中最多只能有2个为低电平B.任何时刻，不能同时为低电平C.任何时刻,均可同时为低电平D.任何时刻,均不能为高电平标准答案：B12. 优先编码器正常工作时（）。
（2分）A.要求任何时刻至多只能出现1个输入信号B.任何时刻允许出现多个信号,但只对任意一个信号编码C.任何时刻允许出现多个信号,但根据优先级别只对一个信号编码D.任何时刻允许出现多个信号,并对每个信号同时编码标准答案：C13. 译码器的功能是（）。
四位环形计数器的设计
目录一、设计任务与要求 (1)二、设计方案及原理 (1)三、电路图 (6)四、环形计数器的定义和电路的功能 (6)五、显示法国真结果 (7)六、实验总结 (8)七、参考文献 (9)一、设计任务与要求1.1、设计任务设计一个四位环形计数器。
1.2、设计要求设计的电路要求能自启动，有效状态为：0110—0011—1001—1100，并且显示仿真结果。
二、设计方案以及原理一．设计方案。
使用D触发器，先写出时钟方程，根据卡诺图得出状态方程，在根据状态方程得出驱动方程，根据驱动方程画出电路图，最后检验是否可以自启动和画出状态图。
二．设计原理。
1.时钟方程：CP0=CP1=CP2=CP3=CP;同步2.状态方程：因为有效状态为：0110—0011—1001—11000110→0011→1001→1100Q3的卡诺图QQ的卡诺图Q 的卡诺图Q 1 Q1 QQ3= Q 03.驱动方程：D 0= Q 1D 10D 2 = D 3= Q 4.电路图：5.状态表。
状态图：1000 0100 0010 1010 1011 1111 1101 0001↓↓↓↓↓↓↓↓0000——→0110——→0011——→1001——→1100←0101↑↑1110 0111所以该电路可以自启动。
三、电路图。
4位环形计数器四、环形计数器的定义和电路的功能1.定义环形计数器是由移位寄存器加上一定的反馈电路构成的，用移位寄存器构成环形计数器的一般框图，它是由一个移位寄存器和一个组合反馈逻辑电路闭环构成，反馈电路的输出接向移位寄存器的串行输入端，反馈电路的输入端根据移位寄存器计数器类型的不同，可接向移位寄存器的串行输出端或某些触发器的输出端。
2.四位环形计数器的功能。
实现了从0110→0011→1001→1100的效循环并且该电路可以自启动五、显示仿真结果。
0110→0011→1001→1100从上往下分别代表CP脉冲，Q0 , Q1, Q2, Q3.六、实验总结本次课程设计由于是个人独立选定课题，所以在此过程的开始时基本上所有人都在自己独立思考，本次课程设计让我弄懂了很多以前感觉模糊的东西，同时也带给我成功的喜悦感，增加了我的自信心，当我看到由我自己设计的东西由想法变成实物时，我的心里充满了成功的喜悦感。
《数字电子技术》黄瑞祥_第五章习题答案
第五章习题答案5-1分析题5-1图所示电路，画出时序图和状态图，起始状态Q0Q1Q2Q3=0001。
解时序图：CPQ0Q1Q2Q35-2分析题5-2图所示电路，画出电路的状态图。
解5-3 JK触发器组成5-3图所示电路。
分析该电路为几进制计数器，并画出电路的状态图。
该电路为五进制计数器5-4JK触发器促成如图5-4图所示的电路。
（1）分析该电路为几进制计数器，画出状态图。
= 1，电路为几进制计数器，画出其状态图。
（2）若令K3解：（1为7进制计数器5-5 试画出题5-5图（a）所示电路中B,C端的波形。
输入端A,CP波形如题5-5图(b)所示，触发器的起始状态为零。
1 5 6 123456789 10 11 12 13 14 15 16 17 18 19CPAQ0Q1BC5-6分析题5-6图所示电路，画出电路的状态图，说明电路能否自启动。
该电路能够自启动5-7 分析题5-7图所示电路，画出电路的状态图，说明电路能否自启动。
由状态图可见，电路图能够自启动5-8画出题5-8图所示电路的状态图和时序图，简要说明电路的基本功能。
解：状态图：功能分析：根据状态图可知：电路为三位格雷码发生器。
5-9 画出题5-9图所示的状态图和时序图。
解：状态图：时序图：5-10 如题5-10图所示，FF0为下降沿触发的JK触发器，FF1为上升沿触发的D触发器，试对应给定的RD ，CP,J,K的波形，画出Q,Q1的波形。
5-11图所示。
解：电路图：态图如题5-12图所示。
解：电路图如下：5-13 试用下降沿触发的边沿型JK触发器和与非门，设计一个按自然态序进行的七进制同步加法计数器。
解：电路图：5-14 试用上升沿触发的边沿型D触发器和与非门，设计一个按自然态序进行计数的十进制同步加法计数器。
解：电路图：5-15 试用JK触发器设计一个同步十进制计数器，要实现的状态图如题5-15图所示。
解：电路图如下：5-16 试设计一个具有如题5-16图所示功能的计数器电路，图中M为控制变量。
2009-秋-合训-数电试题Adoc - 国防科学技术大学
国防科技大学2008-2009学年秋季学期《数字电子技术基础》考试试卷（A ）卷考试形式： 闭卷 考试时间： 150 分钟 满分： 100 分。
题 号 一 二 三 四 五 六 七 八 总 分 得 分 评阅人注意：1、所有答题都须写在此试卷纸密封线右边，写在其它纸上一律无效。
2、密封线左边请勿答题，密封线外不得有姓名及相关标记。
得分一、 判断题（共10小题，每题1分，共10分）1、2009个‘1’连续异或为1，2009个‘0’连续同或为0。
（ ）2、已知X ＋Y=X ＋Z ，则Y=Z 。
（ ）3、任何一个逻辑函数均可以化成最小项之积和最大项之和两种标准形式。
（ ）4、仅由与非门构成的逻辑电路一定是组合电路。
（ ）5、在数字电路中，晶体三极管通常都工作在放大区或截止区。
（ ）6、触发器是能够存储1位二值信号的基本单元电路，是一种最简单的时序逻辑电路，也是构成半导体存储器的基本单元电路。
（ ） 7、时序逻辑电路必包含存储电路，而且输出必与电路状态相关。
（ ） 8、计数器是数字电路中的基本逻辑部件，其功能是记录脉冲的个数。
（ ） 9、随机存储器RAM 的基本特点是可随时快速读写，断电后数据不丢失。
（ ） 10、D/A 转换器的两个重要技术指标是转换精度和转换速度。
（ ）学号： 姓名： 学院： 年级： 专业：------------------------------------------------- 密 － 封 － 线 ------------------------------------------------------得分二、填空题（共5小题，每题2分，共10分）1、已知C A F ++=)(，则其对偶式=*F ；其反函数=F 。
2、按照逻辑功能的不同，触发器可以分成RS 、 、 、T 和T ′等类型；与非门组成的基本RS 触发器的特性方程是 ；T 触发器的特性方程为 。
3、由5个完全一样的反相器首尾相连接成环形振荡器，现测得输入信号的重复频率为10MHz ，则每个门的平均传输延迟时间为 ns 。
时序逻辑电路专升本试题
时序逻辑电路专升本试题及答案一、选择题（每题2分，共20分）1. 时序逻辑电路的特点是（）A. 电路的输出仅取决于当前输入B. 电路的输出仅取决于电路的初始状态C. 电路的输出取决于当前输入和电路的当前状态D. 电路的输出取决于电路的历史状态答案：C2. 下列不属于时序逻辑电路基本元件的是（）A. 触发器B. 译码器C. 寄存器D. 计数器答案：B3. 在触发器中，用于表示触发器状态的变量称为（）A. 输入变量B. 输出变量C. 状态变量D. 控制变量答案：C4. 下列触发器中，具有置零和置一功能的是（）A. D触发器B. RS触发器C. JK触发器D. T触发器答案：B5. 在计数器中，若计数器的模为N，则计数器的输出状态有（）种。
A. NB. N-1C. 2^ND. 2^N-1答案：C二、填空题（每题2分，共20分）6. 时序逻辑电路由________、________和________三部分组成。
答案：存储电路、组合逻辑电路、时钟信号7. 在触发器中，RS触发器具有________和________功能。
答案：置零、置一8. 寄存器用于存储二进制代码，其基本组成是________。
答案：触发器9. 计数器是一种用来计算输入脉冲个数的时序逻辑电路，分为________和________两种。
答案：同步计数器、异步计数器10. 在时序逻辑电路中，若触发器的输出端反馈到输入端，则称为________。
答案：反馈三、判断题（每题2分，共20分）11. 时序逻辑电路的输出仅取决于当前输入信号。
（）答案：错误12. 时序逻辑电路的输出仅取决于电路的初始状态。
（）答案：错误13. 触发器的状态转换是由输入信号和时钟信号共同决定的。
（）答案：正确14. 在计数器中，同步计数器的计数速度比异步计数器快。
（）答案：正确15. 译码器不属于时序逻辑电路的基本元件。
（）答案：正确四、简答题（每题5分，共25分）16. 简述触发器的基本功能。
专升本《数字电子技术》_试卷_答案
专升本《数字电子技术》一、（共75题,共150分）1. （10001100）BCD码表示的数是（）。
（2分）A.二进制数B.八进制数C.十进制数D.十六进制数.标准答案：C2. 下面4种逻辑关系中符合与非逻辑关系的是（）。
（2分）A.输入不同，输出为0B.输入有0，输出为0C.输入全1，输出为1D.输入全0，输出为1.标准答案：D3. 下面各最小项中,与最小项ABC相邻的最小项是（）。
（2分）A.B.C.D..标准答案：A4. 逻辑函数F (X，Y，Z ) =(2，3，6，7)的最简与或表达式是（）。
（2分）A.F=XB.F=YC.F=ZD.F=XY.标准答案：B5. 逻辑函数，约束条件:。
其最简与或表达式是（）。
（2分）A.B.C.D..标准答案：D6. 电路及有关波形如下图所示，输出Q的波形是（）。
（2分）A.B.C.D..标准答案：A7. 下面给出的4个CMOS逻辑门中,输出为高电平的是（）。
（2分）A.B.C.D..标准答案：B8. 对于CMOS门电路,下面4种说法中正确的是（）。
（2分）A.输入端悬空将造成门电路损坏。
B.输入端悬空时相当于接低电平。
C.输入端悬空时相当于接高电平。
D.输入端悬空对门电路工作无影响。
.标准答案：A9. 图示电路的逻辑表达式是（）。
（2分）A.B.C.D..标准答案：C10. 下面各门电路中,输出端Y=0的是（）。
（2分）A.B.C.D..标准答案：C11. 图示三态门组成的电路中,保证电路正常工作的条件是（）。
（2分）A.任何时刻,中最多只能有2个为低电平B.任何时刻，不能同时为低电平C.任何时刻,均可同时为低电平D.任何时刻,均不能为高电平.标准答案：B12. 优先编码器正常工作时（）。
（2分）A.要求任何时刻至多只能出现1个输入信号B.任何时刻允许出现多个信号,但只对任意一个信号编码C.任何时刻允许出现多个信号,但根据优先级别只对一个信号编码D.任何时刻允许出现多个信号,并对每个信号同时编码.标准答案：C13. 译码器的功能是（）。
数字电路、数字电子线路复习题(1)
1.【填空题】连续变化的量称为模拟量，离散变化的量称为 ____。
答案：数字量2.【填空题】数字波形是由0和____组成的序列脉冲信号。
答案：13.【填空题】二进制数的权值是____的幂。
答案：24.【填空题】已知逻辑函数AC C B A Y +=，约束条件为0=C B 则卡诺图中有____个最小项。
答案：35.【填空题】逻辑函数=++++=D C B A D C B A Y ____。
答案：16.【填空题】逻辑函数的____表达式是唯一的 。
答案：最小项7.【填空题】逻辑函数的常用表示方法有4种；其中卡诺图和____具有唯一性。
答案：真值表8.【填空题】在数字逻辑电路中，三极管工作在____状态和截止状态。
答案：饱和9.【填空题】集电极开路（OC 门）使用时，输出端与电源之间应外接____。
答案：负载电阻10.【填空题】可用作多路数据分时传输的逻辑门是____门。
答案：三态11.【填空题】若TTL 与非门的输入低电平噪声容限U NL = 0.7V ，输入低电平U IL = 0.2 V ，那么它的关门电平U OFF =____V 。
答案：0.912.【填空题】在TTL 门电路中，输入端悬空在逻辑上等效于输入____电平。
答案：高13.【填空题】分析组合逻辑电路时，一般根据____图写出输出逻辑函数表达式。
答案：逻辑电路14.【填空题】用门电路设计组合逻辑电路时，通常根据设计要求列出____，再写出输出逻辑函数表达式。
答案：真值表15.【填空题】BCD －七段译码器／驱动器输出高电平有效时，用来驱动____极数码管。
答案：共阴16.【填空题】八位二进制串行进位加法器由____个全加器组成，可完成两个8位二进制数相加。
答案：817.【填空题】主从结构的JK 触发器存在____问题。
答案：一次变化18.【填空题】把D 触发器转换为T ′′ 触发器的方法是____。
答案：nQ D =19.【填空题】把JK 触发器转换为T ′ 触发器的方法是____。
电气工程师-专业基础(发输变电)-数字电子技术-3.6时序逻辑电路
电气工程师-专业基础（发输变电）-数字电子技术-3.6时序逻辑电路[单选题]1.图3-6-1是一个集成74LS161集成计数器电路图，则该电路实现的逻辑功能是()。
[2018年真题]（江南博哥）图3-6-1A.十进制加计数器B.四进制加计数器C.八进制加计数器D.十六进制加计数器正确答案：C参考解析：加法计数器74LS161预置数端接地，无预置数。
根据输出端逻辑关系，即当Q3Q2Q1Q0＝（0111）2时，下个CP脉冲，电路重新置零。
从（0000）2到（0111）2需计数8次，因此该电路实现的逻辑功能是八进制计数器。
[单选题]2.采用中规模加法计数器74LS161构成的电路如图3-6-2所示，该电路构成几进制加法计数器()。
[2017年真题]图3-6-2表3-6-1 74LS161功能表A.九进制B.十进制C.十二进制D.十三进制正确答案：B参考解析：由表3-6-1得，加法计数器74LS161预置数为DCBA＝（0011）2，当Q D＝1，Q C＝1首次出现时，即输出为（1100）2重新进行预置数。
其它情况继续保持计数。
计数器的循环状态为：0011-0100-0101-0110-0111-1000-1001-1010-1011-1100-0011，因此，为十进制计数器。
[单选题]3.四位双向移位寄存器74194组成的电路如图3-6-3所示，74194的功能表如表3-6-2所示，该电路的状态转换图为()。
[2016年真题]图3-6-3图3-6-4表3-6-2A.图（a）B.图（b）C.图（c）D.图（d）正确答案：A参考解析：M1和CP的产生第一个脉冲时，M1＝CP＝1，电路处于置数状态，因此第一个数为1000。
脉冲过后，M1＝0，M0＝1，电路开始执行右移操作。
根据逻辑关系图以及电路图可看出：故其循环为1000、0100、0010、0001。
因此，状态转换图为图（a）。
[单选题]4.图3-6-5电路中波形的频率为()。
电子电路设计调试与维修课程_理论知识题库(原版)
电子电路设计调试与维修课程理论知识题库一、判断题1.在N型半导体中如果掺入足够量的三价元素，可将其改型为P型半导体。
（）2.当温度升高后，二极管的正向电压减小，反向电流增大。
（）3.稳压二极管工作在正向导通状态。
（）4.三极管的ICEO越大，说明其热稳定性越好。
（）5.对放大电路中的三极管测量，各级对地电压为UB=2.7V，UE=2V，UC=6V，则该管工作在放大区。
（）6.场效应晶体管是用栅极电压控制漏极电流的。
（）7.在基本放大电路中，基极电阻RB的主要作用是调节偏流IB与防止输入信号交流短路。
（）8.检查放大器中的晶体管在静态时是否进入截止区，最简便的方法是测量ICQ。
（）9.某放大电路不带负载时测得输出电压UO=2V，带负载（RL=3.9KΩ）时输出电压下降为1.5V，此时其输出电阻为3.1KΩ。
（）10.放大变化缓慢的信号应采用变压器耦合。
（）11.零点漂移是指放大电路输入信号为零时，用灵敏的直流表测量输出端，也会有变化缓慢的输出电压产生。
（）12.差模信号是差动放大电路两个输入端对地的信号之和。
（）13.衡量一个差动放大电路抑制零漂能力的最有效的指标是差模电压放大倍数。
（）14.功放电路的功率主要与电路输出信号最大功率有关。
（）15. OTL互补对称功放电路是指无输出变压器且无输出电容功放电路。
（）16.理想运算放大器的两个重要结论是虚短与虚地。
（）17.同相输入比例运算电路的电压放大倍数是-RF/R1。
（）18.反相输入比例运算电路的电压放大倍数是（1+RF/R1）。
（）19.通过某种方式，将放大器的输出量的一部分或全部返送到输入回路的过程叫反馈。
（）20.在反馈电路中，被调量是电压的称为电压反馈。
（）21.在反馈电路中，被调量是电流的称为电流反馈。
（）22.串联反馈的反馈量是以电流形式馈入输入回路，和输入电流相比较而产生净输入量。
（）23.并联反馈的反馈量是以电压形式馈入输入回路，和输入电压相比较而产生净输入量。
时序逻辑电路练习及答案(1)
时序逻辑电路模块6-1一、填空题（每空2分，共18分）1、时序逻辑电路通常包含_______电路和_________电路两部分组成。
2、时序逻辑电路的基本构成单元是____________。
3、构造一个模6计数器，电路需要个状态，最少要用个触发器，它有个无效状态。
4、四位扭环形计数器的有效状态有个。
5、移位寄存器不但可_________ ，而且还能对数据进行 _________。
二、判断题（每题2分，共10分）1、时序逻辑电路的输出状态与前一刻电路的输出状态有关，还与电路当前的输入变量组合有关。
2、同步计数器的计数速度比异步计数器快。
3、移位寄存器不仅可以寄存代码，而且可以实现数据的串-并行转换和处理。
4、双向移位寄存器既可以将数码向左移，也可以向右移。
5、由四个触发器构成的计数器的容量是16三、选择题（每题3分，共18分）1、同步时序电路和异步时序电路比较，其差异在于后者（）。
A．没有触发器 B．没有统一的时钟脉冲控制C．没有稳定状态 D．输出只与内部状态有关2、时序逻辑电路中一定是含（）A. 触发器B. 组合逻辑电路C. 移位寄存器D. 译码器3、8位移位寄存器，串行输入时经( )个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.84、计数器可以用于实现（）也可以实现（）。
A ．定时器B ．寄存器C ．分配器D ．分频器5、用n个触发器构成扭环型计数器,可得到最大计数长度是（）。
A、nB、2nC、2nD、2n-16、一个 4 位移位寄存器可以构成最长计数器的长度是（）。
A.8B.12C.15D.16四、时序逻辑电路的分析（34分）分析下图所示时序逻辑电路，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路实现的的逻辑功能。
A为输入变量。
五、计数器的分析题（20分）集成4位二进制加法计数器74161的连接图如图所示，LD是预置控制端；D0、D1、D2、D3是预置数据输入端；Q3、Q2、Q1、Q0是触发器的输出端，Q0是最低位，Q3是最高位；LD为低电平时电路开始置数，LD为高电平时电路计数。
一个4位的扭环形计数器有（
一、填空题1、一个4位的扭环形计数器有（）个状态。
2、一个4位的环形计数器有（）个状态。
3、集成计数器的级联方式有（）和（）两种方式。
4、利用（）可以把集成计数器设计成初态不为零的计数器。
5、利用（）和（）可以改变集成计数器的计数长度。
6、一个模为24的计数器，能够记录到的最大计数值是（）。
7、计数器的模表示计数器的（）计数长度。
二、综合题1、用74LS160设计同步31进制计数器。
2、分析图7314电路，说明计数器的分频比。
图73143、分析图7313电路，说明功能。
图73134、用74161,设计一个可控计数器。
当输入控制A＝0时，为5进制计数器；当A=1时，为15进制计数器。
5、分析图7311电路，说明功能。
图73116、基于74LS161，用异步清零法法设计一个10进制计数器。
7、基于74LS160，用反馈置数法设计一个7进制计数器，要求计数范围是0011、0100～1001。
8、分析如图7308电路，说明功能。
图73089、分析如图7307电路，说明功能。
图730710、分析如图7306电路，说明功能。
图730611、用同步置数法设计基于74LS161的11进制计数器。
12、分析图7303所示电路，说明其功能。
图730313、用74LS160,设计一个40进制计数器。
14、用图7301所示74LS161集成计数器，采用反馈置数法设计一个12进制计数器。
15、分析如图7304电路，说明功能。
图730416、分析如图电路，说明功能。
图734017、基于74LS162的同步置数功能设计一个65进制计数器。
18、分析如图电路，说明功能。
图733819、基于74LS162的同步清零功能设计一个65进制计数器。
20、分析如图7336电路，说明功能。
图733621、基于74LS162的同步置数功能设计一个9进制计数器。
22、基于74LS162的同步清零功能设计一个9进制计数器。
23、分析如图7333电路，说明功能。
4位环形计数器vhdl
4位环形计数器[0012D ()n n n k Q Q Q k -= 为模值]：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY rounder ISPORT(cp,clear:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END rounder;ARCHITECTURE b OF rounder ISSIGNAL temp:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS(clear,cp)BEGINIF(cp'event and cp='1') THENIF clear='1' THENtemp<="0000";ELSIF temp="0000"THENtemp<="0001";ELSIF temp="0001"THENtemp<="0010";ELSIF temp="0010"THENtemp<="0100";ELSIF temp="0011"THENtemp<="0110";ELSIF temp="0100"THENtemp<="1000";ELSIF temp="00101"THENtemp<="1010";ELSIF temp="0110"THENtemp<="1100";ELSIF temp="0111"THENtemp<="1110";ELSIF temp="1000"THENtemp<="0001";ELSIF temp="1001"THENtemp<="0010";ELSIF temp="1010"THENtemp<="0100";ELSIF temp="1011"THENtemp<="0110";ELSIF temp="1100"THENtemp<="1000";ELSIF temp="1101"THENtemp<="1010";ELSIF temp="1110"THENtemp<="1100";ELSIF temp="1111"THENtemp<="1110";ELSEtemp<="0000";END IF;END IF;END PROCESS;q<=temp;END b;。
环形计数器和扭环形计数器设计
本科结业论文（设计、创作）之欧侯瑞魂创作题目：环形计数器和扭环形计数器设计学生姓名：学号：院（系）：电子信息工程学院专业：通信工程入学时间：年月导师姓名：职称/学位：导师所在单元：完成时间：2014 年 5 月环形计数器和扭环形计数器设计摘要现代世界的快速发展, 夜生活已成为年夜大都城市不成缺少的生活, 在夜生活中, 五彩斑斓, 形状不竭变动的LED灯走入了年夜家的生活.而各种形状的LED灯, 随着技术的不竭发展, EDA 设计获得不竭地发展和应用, LED灯所暗示的图案多种多样, LED 灯中最简单的就数流水灯, 而流水灯可以由环形计数器或扭环形计数器控制.本文以环形计数器和扭环形计数器为设计对象, 根据其相关规律, 设计其运行电路, 以及用verilog硬件描述语言实现.内容主要涉及计数器的循环与自启动以及最后整个计数器的检测方案和仿真.本设计可以实现计数器的一些简单的控制, 并用modelsim进行仿真.关键词：环形计数器和扭环形计数器设计；Verilog；modelsim.Twisted ring counter ring counter and designAbstractThe rapid development of the modern world, night life has become indispensable in the life most of the city, in the nightlife, colorful, shape changing LED lights went into people's lives. And various shapes of LED lights, with the continuous development of technology, EDA design get continuously development and application of LED lamp represents pattern is varied, the most simple several water light LED lights, lights and running water can be controlled by the ring counter or twisting the ring counter.This article is based on the circular counter and twisting the ring counter as the design object. According to the counter relevant laws , the counter is to design the operation circuit .this design adopts hierarchical method and verilog hardware description language to realize. This article is mainly related to counter circulation and since the start and final of the test scheme and simulationThis design can realize some simple control counter, and modelsim simulationKeywords: ring counter and twisting the ring counter design ;Verilog; modelsim.目录3．设计原理37.扭环形计数器的自启动设计：11主要参考文献15致谢161 引言随着社会的不竭发展, 越来越多的LED灯用于城市的装饰, 让城市在夜晚也可以变得炫彩精明, 熠熠生辉.而LED灯的简单控制, 使其发生各种绚丽的拼图, 分而视之可以用一些简单的设计控制细小的模块而成.其中最简单的可以用环形计数器和扭环形计数器的原理和电路来控制, 发生一种流水灯的效果.在此基础上, 本文对环形计数器和扭环形计数器的的实现做了简单的设计, 对两种计数器的原理, 自启动, 电路图进行简单的分析和设计, 并用Verilog硬件描述语言进行编写以及Altera公司的modelsim仿真工具进行仿真.硬件描述语言的发展硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言.利用这种语言, 数字电路系统的设计可以从上层到下层（从笼统到具体）逐层描述自己的设计思想, 用一系列分条理的模块来暗示极其复杂的数字系统.然后, 利用电子设计自动化（EDA）工具, 逐层进行仿真验证, 再把其中需要酿成实际电路的模块组合, 经过自动综合工具转换到门级电路网表.接下去, 再用专用集成电路ASIC或现场可编程门阵列FPGA自动规划布线工具, 把网表转换为要实现的具体电路布线结构.目前, 这种高条理（high-level-design）的方法已被广泛采纳.据统计, 目前在美国硅谷约有90%以上的ASIC和FPGA采纳硬件描述语言进行设计.硬件描述语言HDL的发展至今已有20多年的历史, 并胜利地应用于设计的各个阶段：建模、仿真、验证和综合等.到20世纪80年代, 已呈现了上百种硬件描述语言, 对设计自动化曾起到了极年夜的增进和推举措用.可是, 这些语言一般各自面向特定的设计领域和条理, 而且众多的语言使用户无所适从.因此, 急需一种面向设计的多领域、多条理并获得普遍认同的标准硬件描述语言.20世纪80年代后期, VHDL和VerilogHDL语言适应了这种趋势的要求, 先后成为IEEE标准.目前, 硬件描述语言可谓是百花齐放, 有VHDL,Verilog等等.VHDL虽然是1995年以前唯一制定为标准的硬件描述语言, 但它却比力麻烦, 而且其综合库至今也没有标准化, 不具有晶体管开关级的描述能力和模拟设计的描述能力.目前的看法是, 对年夜型的系统级数字电路设计, VHDL是较为合适的.实质上, 在底层的VHDL设计环境是由VerilogHDL描述的器件库支持的, 因此, 它们之间的互把持性十分重要.目前, Verilog和VHDL的两个国际组织OVI、VI正在规画这一工作, 准备成立专门的工作组来协调VHDL和VerilogHDL 语言的互把持性.OVI也支持不需要翻译, 由VHDL到Verilog的自由表达.VerilogHDL是在1983年, 由GDA(Gate Way Design Automation)公司的Philmoorby首创的.Philmoorby后来成为Verilog-XL的主要设计者和Cadence公司的第一合伙人.在1984～1985年, Philmoorby设计出来第一个名为Verilog-XL的仿真器；1986年, 他对VerilogHDL的发展又作出了另一个巨年夜的贡献：提出了用于快速门级仿真的XL算法.随着Verilog-XL算法的胜利, VerilogHDL语言获得迅速发展.1989年, Cadence公司收购了GDA公司, VerilogHDL语言成为Cadence公司的私有财富.1990年, Cadence公司决定公开VerilogHDL语言, 于是成立了OVI（Open Verilog Internation）组织, 负责增进VerilogHDL语言的发展.基于VerilogHDL的优越性, IEEE与1995年制订了VerilogHDL的IEEE标准, 及VerilogHDL1364-1995；2001年发布了VerilogHDL1364-2001标准.这个标准中, 加入了VerilogHDL-A标准, 是Verilog有了模拟设计描述的能力.随着电子财富不竭发展与推进, 硬件描述语言也会不竭的发展以适合现实情况的要求, VerilogHDL可能发展成为更高品级的语言, 或者被跟高级的语言所替代和兼容.Modelsim仿真工具Modelsim是Model Technology(Mentor Graphics的子公司)的DHL硬件描述语言的仿真软件, 该软件可以用来实现对设计的VHDL、Verilog或者是两种语言混合的法式进行仿真, 同时也支持IEEE罕见的各种硬件描述语言标准.无论从有毫的使用界面和调试环境来看, 还是从仿真速度和仿真效果来看, Modelsim都可以算得上是业界最优秀的DHL语言仿真软件.他是唯一的单核内支持VHDL和Verilog混合仿真的仿真器, 是做FPJA/ASIC设计的RTL级和门级电路仿真的首选；他采纳直接优化的编译技术, TCL/TK技术和单一内核仿真技术, 具有仿真速度快, 编译代码与仿真平台无关, 便于IP核呵护和加快法式错位定位等优点.Modelsim最年夜的特点是其强年夜的调试功能.先进的数据流窗口, 可以迅速追踪到发生错位或者不确定状态的原因.性能分析工具帮手分析性能瓶颈, 加速仿真.代码覆盖率检测确保测试的完备.多种模式的波形比力功能.先进的Signal Spy功能, 可以方便地访问VHDL、Verilog或两者混合设计中的底层信号.支持加密IP.目前罕见的Modelsim分为几个分歧的版本：Modelsim SE、Modelsim PE、Modelsim LE和Modelsim OEM.其中Modelsim SE是主要版本.2 设计任务和要求设计一个环形计数器和扭环形计数器熟悉数字电路, 语言编纂以及相应的仿真软件仿真3 设计原理环形计数器是由移位寄存器加上一定的反馈电路构成的, 它是由一个移位寄存器和一个组合反馈逻辑电路闭环构成, 反馈电路的输出接向移位寄存器的串行输入端, 反馈电路的输入端根据移位寄存器类型的分歧, 可接向移位寄存器的串行输入端或某些触发器的输出端.四位环形计数器, 它是把移位寄存器最低一位的串行输出作为高一级移位寄存器的串行输入.环形计数器经常使用来实现脉冲顺序分配的功能（分配器）假设寄存器的初始状态为1000, 那么在移位脉冲的作用下其状态酿成0100到0010到0001最后又返回到1000的顺序转换, 而且不竭循环往复的执行这一过程.由上述可知, 该计数器的计数长度为N=n.扭环形计数器的界说同环形计数器的界说基本类似, 只是在反馈电路上略有分歧.扭环形计数器的反馈在高位端进过一个反向后再输出移位寄存器的最低位串行输入端.四位扭环形计数器, 它是把移位寄存器最低一位的串行输出作为高一级移位寄存器的串行输入, 最后的反馈电路却是将最高位串行输出加个反向器后输入到最低位串行输入端.假设寄存器的初始状态为0000, 那么在一位脉冲的作用下其状态酿成1000到1100……0011到0001最后又返回到0000的转换, 而且不竭循环这一过程.由上述可知, 该计数器的计数长度为N=2n.设计一个四位环形计数器步伐如下：对设计一个四位环形计数器, 共有16个状态,状态转移表如下表所示:：设其无效状态如图4.2所示：可得如下表达式：驱动方程：用D 触发器构成的电路图如下图4.3所示：(用CP 取代图中VCC)用Verilog语言描述如下：module circle_counter (rst,clk, cnt);parameter CNT_SIZE = 4;input rst;input clk;output [CNT_SIZE - 1 : 0] cnt;reg [CNT_SIZE - 1 : 0] cnt;always@(posedge clk)if(!rst)cnt <= 4'b0001; //初始值elsecnt <= {cnt[CNT_SIZE – 2 : 0],cnt[CNT_SIZE - 1]}; //注意是循环左移位, 而非简单的移位endmodule输入激励如下：`timescale 1ns/1nsmodule circle_counter_tb;parameter CNT_SIZE = 4;reg rst,clk;wire [CNT_SIZE - 1 : 0] cnt;parameter DELY = 100;circle_counter mycounter(.rst(rst),.clk(clk),.cnt(cnt)); //例化, 对源文件代码调用always #(DELY/2) clk = ~clk;//生成时钟initialbeginclk = 0; rst = 0;#(2*DELY) rst = 1;#(10*DELY) rst = 0;#(3*DELY) $finish;endinitial //检测分歧时间cnt和rst的值$monitor ($time,,,"cnt = %d, rst = %d",cnt,rst);Endmodule显示仿真结果如下图4.4所示：由上述仿真可知：该循环只能在0001, 0010,0100,1000内循环才是正确有效地, 当跳出这个循环时, 该法式不能坚持在有效地循环内循环.而其他的状态均成无效状态而被浪费, 而且一旦犯错将很难回到有效状态继续循环.设计一个四位扭环形计数器步伐如下：对设计一个四位扭环形计数器, 共Q n4Qn3Qn2Qn1Q14+nQ13+nQ12+nQ11+n0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 0 1 1 10 1 1 1 1 1 1 11 1 1 1 1 1 1 0 1 1 1 0 1 1 0 0 1 1 0 0 1 0 0 0 1 0 0 0 0 0 0 00 1 0 1 1 0 1 11 0 1 1 0 1 1 00 1 1 0 1 1 0 11 1 0 1 1 0 1 0得其状态图如下图5.1所示：（有效状态（左图）, 无效状态（右图））, 该计数器的计数状态被等分成两半, 每个循环的模都是8, 即2N.因此, 只需要规定其中一个为有效循环, 则另一个就是无效循环.通常选择左边这个循环作为工作循环, 因为在每次状态改变时, 系统内只有一个触发器状态是改变的, 这就防止了时序电路中得冒险现象.表达式为：驱动方程：用D触发器构成的电路图如下图5.2所示：(用CP取代图中VCC)用Verilog语言描述如下：module john_counter(rst, clk , cnt);input rst,clk;parameter CNT_SIZE = 4;output [CNT_SIZE - 1 : 0] cnt;reg [CNT_SIZE - 1 : 0] cnt;always@(posedge clk)if(!rst)cnt <= 4'b0000; //初始值elsecnt <= {~cnt[CNT_SIZE - 2 : 0],cnt[CNT_SIZE - 1]}; //注意是循环移位, 而非简单的移位endmodule激励代码：`timescale 1ns/1nsmodule john_counter_tb;parameter CNT_SIZE = 4;reg rst,clk;wire [CNT_SIZE - 1 : 0] cnt;parameter DELY = 100;john_counter mycounter(.rst(rst),.clk(clk),.cnt(cnt));always #(DELY/2) clk = ~clk;initialbeginclk=0;rst=0;#(2*DELY) rst = 1;#(10*DELY) rst = 0;#(3*DELY) $finish;endinitial$monitor ($time,,,"cnt = %d, rst = %d",cnt,rst);Endmodule显示仿真结果如下图5.3所示： ： 以上方法设计出的环形计数器其0001～1000为有效循环, 其余均为无效循环.一旦计数器进入无效循环, 将坚持无效循环计数, 从而不能够转入有效循环.因此, 该计数器不具备自启动功能.为了确保环形计数器工作在有效循环内, 可以对上述电路进行改进, 使之具有自启动功能.将Q n 1, Q n 2, Q n 3的输出经由或非门反馈入D 1端, 即可实现自启动功能.电路图如下图6.1所示：(用CP 取代图中VCC)状态方程Q 11+n =n n Q Q Q 32n 1++ Q 12+n = Q n1状态转移图如下图6.2所示：cnt = DIN;elsecnt <= {cnt[2 : 0],~(cnt[2]|cnt[1]|cnt[0])};endmodule激励法式：`timescale 1ns/1nsmodule john_counter_tb;reg rst,clk,D3,D2,D1,D0,LD;wire [3 : 0] cnt;parameter DELY = 100;john_countermy_counter(.rst(rst),.clk(clk),.cnt(cnt),.D3(D3),.D2(D2),.D1(D1),.D0(D0),.LD(LD));always #(DELY/2) clk = ~clk;initialbeginclk = 0; rst = 0; LD = 1; {D3,D2,D1,D0} = 4'b0000;#DELY rst = 1;LD = 1;#(8*DELY) LD = 0;{D3,D2,D1,D0} = 4'b0110; //chage DIN to examin useless state can enter into the useful state#(3*DELY) LD = 1;#(10*DELY) $finish;endendmodule显示仿真结果如下图6.3所示：由上述分析可知, 由触发器构成环形计数器时, 有年夜量的电路状态被看成无效的状态而被舍弃失落.修改反馈输入端, 不单能够实现电路的自启动功能, 而且也能提高电路状态的使用效率.：在上述设计中, 扭环形计数器也是不能自启动的, 对反馈电路进行适当的修改, 就可以获得可自启动的扭环形计数器, 能使计数器在任何状态下都能进入有效循环中进行计数.修改后电路图如下图7.1所示：(用CP取代图中VCC)状态转移图如下图7.2所示：wire [3 : 0] DIN;output [3 : 0] cnt;reg [3 : 0] cnt;assign DIN[3 : 0] = {D3,D2,D1,D0}; //add DIN to explain cnt in useless statealways@(posedge clk)if(!rst)cnt <= 4'b0000;else if(!LD) //LD help to control the useless data into the circlecnt = DIN;elsecnt <= {cnt[2 : 0],~(~((~cnt[2])&cnt[1])&cnt[3])};endmodule测试代码：`timescale 1ns/1nsmodule john_counter_tb;reg rst,clk,D3,D2,D1,D0,LD;wire [3 : 0] cnt;parameter DELY = 100;john_counter my_counter(.rst(rst),.clk(clk),.cnt(cnt),.D3(D3),.D2(D2),D1(D1),.D0(D0),.LD(LD));always #(DELY/2) clk = ~clk;initialbeginclk = 0; rst = 0; LD = 1; {D3,D2,D1,D0} = 4'b0000;#DELY rst = 1;LD = 1;#(8*DELY) LD = 0;{D3,D2,D1,D0} = 4'b1101; //chage DIN to examin useless state can enter into the useful state#(1*DELY) LD = 1;#(10*DELY) $finish;endendmodule显示仿真结果如下图3.7所示：在本次毕设中, 设计了环形计数器和扭环形计数器的非自启动和自启动的两种方式.对分歧的电路和实际要求, 采纳分歧的方式.设计过程中, 我熟悉了Verilog得基本语法, 测试法式的简单编写和modelsim的使用.对相关书籍的阅读, 使我完成这次毕设的设计.这次设计, 让我对数字电路有了更深刻的了解和认识, 对以后数字电路这一块的设计, 让我有了更多的方式可供选择.长久的对Verilog硬件描述语言和modelsim仿真软件的接触, 让我看到了我的缺乏, 看到与社会企业的脱轨, 鼓励着我不竭地学习已有的知识, 紧跟变动潮水, 不能抓住一种方法, 不懂思辨.对这次毕设让我学到很多很多, 我会不竭努力充分自己, 学习更多知识, 固然还会对Verilog硬件描述语言和modelsim仿真软件进行更深入的研究.主要参考文献[1]王钿, 卓兴旺.《基于Verilog HDL的数字系统应用技术》国防工业出书社, 2006[2]李晓辉.《数字电路与逻辑设计》国防工业出书社, 2012.[3]康磊, 宋彩利, 李润洲.《数字电路设计及Verilog HDL实现》西安电子科技年夜学出书社, 2010.致谢创作时间：二零二一年六月三十日。
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