ESD保护结构设计
不同电源域之间的esd保护结构
不同电源域之间的esd保护结构不同电源域之间的ESD（静电放电）保护结构引言：随着电子设备的快速发展，静电放电（ESD）对电路的破坏成为一个严重的问题。
在不同电源域之间添加ESD保护结构可以有效地防止ESD对电路的损害。
本文将讨论不同电源域之间常见的ESD保护结构。
一、电源域之间的ESD保护需求在现代电子设备中，不同电源域之间的数据交换十分普遍。
然而，由于不同电源域之间可能存在电位差，ESD可能会通过这些电位差对电路产生损害。
因此，需要在不同电源域之间添加合适的ESD保护结构，以保护电路免受ESD的侵害。
二、常见的ESD保护结构1. 双向TVS二极管双向TVS（Transient Voltage Suppressor）二极管是一种常见的ESD保护结构。
它可以将过电压引导到接地或电源上，从而保护电路。
在不同电源域之间，可以使用双向TVS二极管来提供双向的ESD保护。
2. TVS二极管与电容在一些设计中，为了提高ESD保护效果，可以将TVS二极管与电容并联使用。
电容可以提供额外的滤波功能，使电路对ESD的抵抗能力更强。
3. ESD保护芯片ESD保护芯片是一种专门用于ESD保护的集成电路。
它通常包含多个ESD保护单元，可以提供较高的ESD保护能力。
在不同电源域之间，可以使用ESD保护芯片来提供全面的ESD保护。
4. 共模ESD保护在不同电源域之间，可能存在共模ESD（Common Mode ESD）问题。
共模ESD保护结构通常由电位补偿电路和双向TVS二极管组成，可以有效地抑制共模干扰。
三、ESD保护结构的设计考虑因素在设计不同电源域之间的ESD保护结构时，需要考虑以下因素：1. ESD保护能力ESD保护结构的主要目标是提供有效的ESD保护。
因此，在选择ESD 保护结构时，需要考虑其ESD保护能力是否能够满足设计要求。
2. 响应时间ESD保护结构的响应时间也是一个重要的设计考虑因素。
较短的响应时间可以更好地抵御ESD，减少电路的损害。
PCB的ESD保护设计
ESD保护要从三个方面入手：1、芯片的ESD容量；2、PCB版图设计；3、机械设计。
他表示好的PCB版图设计应该尽量增大接地面积、缩短PCB走线，他特别强调TVS阵列可以有效解决ESD问题。
针对ESD引起的共模干扰，通常可以使用共模扼流圈或TVS阵列来解决ESD问题和完成EMI滤波，在电路中共模扼流圈串行连接，TVS并行接在电路中。
除考虑用器件解决ESD问题外，我们也可以遵循一些基本规则来解决PCB的ESD问题：
1、尽可能使用多层PCB 相对于双面PCB而言，地平面和电源平面以及排列紧密的信号线-地线间距能够减小共模阻抗(common impedance)和感性耦合，使之达到双面PCB的1/10到1/100。
2、尽量地将每一个信号层都紧靠一个电源层或地线层。
对于顶层和底层表面都有元器件、具有很短连接线以及许多填充地的高密度PCB，可以考虑使用内层线。
大多数的信号线以及电源和地平面都在内层上，因而类似于具备屏蔽功能的法拉第盒。
3、对于双面PCB来说，要采用紧密交织的电源和地栅格。
通常的解决原则是要通过测试-解决问题-重新测试这样的周期，每一个周期都可能至少影响到一块PCB的设计。
在PCB设计过程中，通过预测可以将绝大多数设计修改仅限于增减元器件。
esd保护电路
CMOS电路中ESD保护结构的设计上海交通大学微电子工程系王大睿1 引言静电放电(ESD，Electrostatic Discharge)给电子器件环境会带来破坏性的后果。
它是造成集成电路失效的主要原因之一。
随着集成电路工艺不断发展，互补金属氧化物半导体(CMOS，ComplementaryMetal-Oxide Semiconductor)的特征尺寸不断缩小，金属氧化物半导体(MOS，Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD性能，需要从全芯片ESD保护结构的设计来进行考虑。
2 ESD的测试方法ESD模型常见的有三种，人体模型(HBM，Hu-man Body Model)、充电器件模型(CDM，Charge DeviceModel)和机器模型(MM，Machine Mode)，其中以人体模型最为通行。
一般的商用芯片，要求能够通过2kV静电电压的HBM检测。
对于HBM放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。
，所以对I／O引脚会进行以下六种测试：1) PS模式：VSS接地，引脚施加正的ESD电压，对VSS放电，其余引脚悬空；2) NS模式：VSS接地，引脚施加负的ESD电压，对VSS放电，其余引脚悬空；3) PD模式：VDD接地，引脚施加正的ESD电压，对VDD放电，其余引脚悬空；4) ND模式：VDD接地，引脚施加负的ESD电压，对VDD放电，其余引脚悬空；5) 引脚对引脚正向模式：引脚施加正的ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空；6) 引脚对引脚反向模式：引脚施加负的：ESD电压，其余所有I／O引脚一起接地，VDD和VSS引脚悬空。
VDD引脚只需进行(1)(2)项测试3 ESD保护原理ESD保护电路的设计目的就是要避免上作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。
芯片设计中的ESD保护设计要点有哪些
芯片设计中的ESD保护设计要点有哪些在当今高度数字化的时代，芯片作为电子设备的核心组件，其性能和可靠性至关重要。
静电放电（ESD）是导致芯片失效的常见原因之一，因此在芯片设计中，ESD 保护设计成为了不可或缺的环节。
本文将详细探讨芯片设计中 ESD 保护设计的要点。
首先，我们要了解 ESD 现象对芯片造成的危害。
ESD 是指静电荷在不同电位物体之间的快速转移，这种瞬间的高电流和高电压脉冲可能会损坏芯片内部的敏感电路，如晶体管的栅极氧化层、PN 结等，从而导致芯片功能失常甚至完全失效。
那么，在芯片设计中，有哪些关键的 ESD 保护设计要点呢？其一，合理的版图布局是基础。
在芯片版图设计中，应将 ESD 保护器件尽可能靠近芯片的输入输出引脚放置，以缩短 ESD 电流的泄放路径，减少其在芯片内部传播所造成的损害。
同时，要注意避免在敏感电路区域附近布置容易引发 ESD 问题的结构。
其二，选择合适的 ESD 保护器件至关重要。
常见的 ESD 保护器件包括二极管、MOS 管、可控硅（SCR）等。
二极管结构简单，但其能承受的 ESD 电流相对较小。
MOS 管具有较好的性能，但面积较大。
SCR 在承受高 ESD 电流方面表现出色，但触发电压的控制需要精心设计。
设计师需要根据芯片的具体应用场景和性能要求，综合考虑选择合适的保护器件。
其三，优化 ESD 保护电路的参数。
例如，确定保护器件的尺寸、栅极长度、掺杂浓度等，以确保在 ESD 事件发生时，能够快速、有效地泄放电流，同时又不会对正常的芯片工作造成过大的影响。
其四，考虑芯片的工作电压和速度要求。
不同的工作电压和速度会影响 ESD 保护电路的设计。
对于低电压、高速的芯片，需要采用特殊的 ESD 保护技术，以满足其性能要求。
其五，进行全面的仿真和验证。
通过仿真工具，模拟 ESD 事件发生时芯片内部的电流、电压分布情况，评估 ESD 保护设计的效果，并根据仿真结果进行优化调整。
不同电源域之间的esd保护结构
不同电源域之间的esd保护结构ESD（静电放电）是指在两个物体之间由于电荷的不平衡而产生的放电现象。
对于电子设备来说，ESD是一个非常严重的问题，因为它会导致设备的损坏甚至失效。
为了防止ESD对设备造成损害，我们需要在不同电源域之间设置合适的ESD保护结构。
不同电源域之间的ESD保护结构可以分为两大类：外部保护和内部保护。
外部保护是指在设备的输入/输出端口处设置的ESD保护结构。
这些保护结构可以分为两种类型：有源保护和无源保护。
有源保护是指在输入/输出端口处使用主动器件来提供ESD保护。
常见的有源保护器件包括二极管、MOSFET和SCR（可控硅）。
这些器件能够在ESD事件发生时提供快速的响应和高效的保护。
例如，二极管可以通过快速导通来分流ESD电流，从而保护设备不受损害。
MOSFET和SCR可以在ESD事件发生时提供更高的保护等级和更低的串扰。
无源保护是指在输入/输出端口处使用被动器件来提供ESD保护。
常见的无源保护器件包括电阻、电容和电感。
这些器件能够提供一定程度的ESD保护，但其保护能力相对较弱。
因此，在设计中通常会将无源保护器件与有源保护器件结合使用，以提高整体的ESD保护能力。
内部保护是指在芯片内部设置的ESD保护结构。
这些保护结构可以分为三种类型：硅基保护、金属基保护和氧化物保护。
硅基保护是指在芯片的硅基材料中设置的ESD保护结构。
常见的硅基保护结构包括二极管、MOSFET和双极型晶体管。
这些结构能够在ESD事件发生时提供快速的响应和高效的保护。
金属基保护是指在芯片的金属层中设置的ESD保护结构。
常见的金属基保护结构包括金属电阻、金属电容和金属电感。
这些结构能够提供一定程度的ESD保护，并且具有较高的集成度和良好的稳定性。
氧化物保护是指在芯片的氧化物层中设置的ESD保护结构。
常见的氧化物保护结构包括氧化物电阻和氧化物电容。
这些结构能够提供一定程度的ESD保护，并且具有较高的集成度和良好的稳定性。
静电保护（ESD）原理和设计
静电保护（ESD）原理和设计⼀直想给⼤家讲讲ESD的理论，很经典。
但是由于理论性太强，如果前⾯那些器件理论以及snap-back理论不懂的话，这个⼤家也不要浪费时间看了。
任何理论都是⼀环套⼀环的，如果你不会画鸡蛋，注定了你就不会画⼤卫。
静电放电(ESD: Electrostatic Discharge)，应该是造成所有电⼦元器件或集成电路系统造成过度电应⼒(EOS: Electrical Over Stress)破坏的主要元凶。
因为静电通常瞬间电压⾮常⾼(>⼏千伏)，所以这种损伤是毁灭性和永久性的，会造成电路直接烧毁。
所以预防静电损伤是所有IC设计和制造的头号难题。
静电，通常都是⼈为产⽣的，如⽣产、组装、测试、存放、搬运等过程中都有可能使得静电累积在⼈体、仪器或设备中，甚⾄元器件本⾝也会累积静电，当⼈们在不知情的情况下使这些带电的物体接触就会形成放电路径，瞬间使得电⼦元件或系统遭到静电放电的损坏(这就是为什么以前修电脑都必须要配戴静电环托在⼯作桌上，防⽌⼈体的静电损伤芯⽚)，如同云层中储存的电荷瞬间击穿云层产⽣剧烈的闪电，会把⼤地劈开⼀样，⽽且通常都是在⾬天来临之际，因为空⽓湿度⼤易形成导电通到。
那么，如何防⽌静电放电损伤呢？⾸先当然改变坏境从源头减少静电(⽐如减少摩擦、少穿⽺⽑类⽑⾐、控制空⽓温湿度等)，当然这不是我们今天讨论的重点。
我们今天要讨论的时候如何在电路⾥⾯涉及保护电路，当外界有静电的时候我们的电⼦元器件或系统能够⾃我保护避免被静电损坏(其实就是安装⼀个避雷针)。
这也是很多IC设计和制造业者的头号难题，很多公司有专门设计ESD的团队，今天我就和⼤家从最基本的理论讲起逐步讲解ESD保护的原理及注意点，你会发现前⾯讲的PN结/⼆极管、三极管、MOS管、snap-back全都⽤上了。
正向导通反向截⽌(不记得就去翻前⾯的课程)，⽽且反偏电压继续增加会发⽣雪崩击穿(Avalanche Breakdown)⽽导通，我以前的专题讲解PN结⼆极管理论的时候，就讲过⼆极管有⼀个特性：正向导通反向截⽌们称之为钳位⼆极管(Clamp)。
esd结构防护设计
ESD结构防护设计的主要目标是确保电子系统的功能可靠性，避免ESD（静电放电）对系统产生干扰或损坏。
以下是一些常见的ESD防护设计方法：
1. 隔离和接地：将ESD敏感器件隔离并接地可以有效地防止ESD 对系统的影响。
这可以通过在电路板上的敏感区域设置ESD防护器件，如TVS二极管、齐纳二极管等来实现。
2. 滤波器：在电源和信号线路上设置滤波器可以有效地减少ESD 产生的噪声干扰。
这可以通过使用LC滤波器、RC滤波器或者铁氧体磁珠等来实现。
3. 屏蔽：使用金属屏蔽材料将ESD敏感器件或电路板包裹起来，可以有效地防止ESD电磁场对系统的影响。
这可以通过在PCB上设置金属罩或者使用金属盒等方式来实现。
4. 限流：在ESD防护器件上设置限流电阻可以有效地限制ESD 电流的幅度，从而保护敏感器件或电路。
这可以通过在TVS二极管或齐纳二极管上串联限流电阻来实现。
5. 保护电路：在电路中添加保护电路可以防止ESD对电路的影响。
这可以通过在电路中添加电压钳位器件、过压保护器件等来实现。
6. 人体放电：在人体放电模型（HBM）下，通过设置放电电阻、电容等元件，可以有效地将人体静电放电引入到地线中，从而避免对系统的影响。
以上是一些常见的ESD防护设计方法，但具体的防护方案需要根据具体的系统和应用场景来确定。
ESD保护版图设计
摘要静电放电(简写为ESD)是集成电路(简写为IC)在制造、运输、以及使用过程中经常发生并导致IC芯片损坏或失效的重要原因之一。
工业调查表明大约有40％的IC失效与ESD/EOS(过强的电应力)有关。
因此，为了获得性能更好更可靠的IC芯片，对ESD开展专门研究并找到控制方法是十分必要的。
随着芯片尺寸的持续缩小，ESD问题表现得更加突出，已成为新一代集成电路芯片在制造和应用过程中需要重视并着力解决的一个重要问题。
论文论述了CMOS集成电路ESD 保护的必要性，研究了在CMOS电路中ESD 保护结构的设计原理，分析了该结构对版图的相关要求，重点讨论了在I/O电路中ESD 保护结构的设计要求。
论文所做的研究工作和取得的结果完全基于GGNMOS的器件物理分析，是在器件物理层次上研究ESD问题的有益尝试；相对于电路层次上的分析结果，这里的结果更加准确和可靠，可望为GGNMOS ESD保护器件的设计和制造提供重要参考。
关键词：静电放电(ESD)；接地栅NMOS；保护器件；电源和地AbstractThe electrostatic discharge (ESD) is integrated circuit (IC) in manufacturing, transportation, and use process occurs frequently and cause IC chips damage or failure of one of the important reasons. Industrial survey shows that about 40 percent of IC failure and ESD/EOS (overpowered electrical stress) relevant. Therefore, in order to obtain better performance more reliable IC chips, to carry out special research and find the ESD control method is very necessary. Along with the continuous narrowing, chip size behaved more prominent ESD problems, has become a new generation of integrated circuit chip in the manufacture and application process needed to pay attention to and addressing an important question.This paper discusses the CMOS integrated circuit, the necessity of ESD protection in CMOS circuit was studied in the structure of ESD protection design principle, analyzes the structure on the map the relevant requirements, especially discussed in the I/O circuit ESD protection structure design requirements.Keywords:Electrostatic Discharge, GND gate NMOS, Protected Device, Power and Ground目录摘要 (1)Abstract (2)第1章绪论 (4)1.1 集成电路的发展状况 (4)1.1.1 集成度的提高 (4)1.1.2 摩尔定律 (4)1.2 集成电路中的ESD保护 (5)1.2.1 为何出现ESD (5)1.2.2 ESD保护的必要性 (5)第2章关于版图设计与版图设计环境的介绍 (7)2.1 集成电路版图设计 (7)2.2 版图结构 (7)2.3 版图设计流程与方法 (8)2.4 版图设计环境 (8)2.4.1 Technology file 与Display Resource File 的建立 (9)2.4.2 Virtuoso工具的使用 (9)第3章CMOS电路的ESD保护结构版图设计 (13)3.1 CMOS电路中ESD测试 (13)3.2 ESD保护原理 (14)3.3 CMOS电路ESD保护结构的设计 (14)3.3.1 CMOS电路ESD保护器件 (15)3.4 CMOS电路ESD保护结构的版图设计 (16)3.4.1 版图设计原则 (16)3.4.2 ESD保护结构版图设计 (17)第4章结束语 (18)参考文献 (19)致谢 (20)第1章绪论1.1 集成电路的发展状况1.1.1 集成度的提高真正导致数字集成电路技术发生革命性变化的是半导体存储器和微处理器的引入。
结构防ESD的设计
结构防ESD的设计------ODM ODM事业部设计中心拟制:卓建寿 会签:审核: 刘 军数字签名者：刘 军 DN：cn=刘 军, o=硬件设 计所, ou=设计中心, email=L.J@, c=CN 日期：2014.11.03 10:35:02 +08'00'2014.10.3 1 17:30:42 +08'00'2014年10月28日目 录一、什么是ESD 二:ESD通过五种耦合途径进入电子设备: 通过五种耦合途径进入电子设备 三:静电防护的有效方法: 四、自制屏模组部分结构防ESD设计 五、结构IR 部分防ESD设计 六、结构KEY 部分防ESD设计 七、其它结构防ESD设计一、什么是ESDESD是代表英文ElectroStatic Discharge即"静电放 电"的意思 电 的意思。
简单说，ESD就是电荷的快速中和。
我 简单说 ESD就是电荷的快速中和 我 们知道所有的物质都由原子构成，原子中有电子和 质子 当物质获得或失去电子时 它将失去电平衡 质子。
当物质获得或失去电子时，它将失去电平衡 而变成带负电或正电，正电荷或负电荷在材料表面 上积累就会使物体带上静电 这种静电电荷的快速 上积累就会使物体带上静电。
这种静电电荷的快速 中和称为静电放电，由于其速率很快，而且在放电 时的电阻一般很小 时的电阻 般很小，往往会造成瞬时大电流，可能 往往会造成瞬时大电流 可能 超过20安培。
这种放电如果经过集成电路，这么大 的电流往往会对电路造成损害。
的电流往往会对电路造成损害 ESD产生电流可直接穿透设通过孔洞、缝隙、输 入输出电缆等耦合到电路 造成整机元器件失效。
入输出电缆等耦合到电路,造成整机元器件失效二:ESD通过五种耦合途径进入电子设备: 1、容性耦合: 初始的电场容性耦合到表面积较大的网络上，并在离ESD电 弧100mm处产生高达4000V/m的高压。
esd保护电路结构
esd保护电路结构
ESD（Electrostatic Discharge）保护电路结构是用来防止静电
放电对电路元件和系统造成损坏的电路结构。
常见的ESD保护电路结构包括：
1. 防护二极管（Clamping Diodes）：将静电放电电流导向地，以减小对电路的影响。
常用的防护二极管有Zener二极管和快
恢复二极管等。
2. 防护电阻（Current Limiting Resistor）：通过限制电流大小，来保护后面的电路。
通常将防护电阻放置在输入信号的路径上。
3. 防护电容（Clamping Capacitor）：通过存储能量来限制静
电放电电流的上升速度，减小对电路的冲击。
4. 防护金属屏蔽（Metal Shielding）：将整个电路或者关键部
分用金属屏蔽罩包裹起来，以防止外部静电电场对电路的干扰。
5. 防护元器件的布局和接地：合理布局元器件，控制其间距和封装，以减小静电放电对元器件的影响。
同时，合理接地可以将静电电荷导向地，减小对电路的影响。
ESD保护电路结构的具体设计需要考虑电路的工作条件、性
能要求以及静电放电的特点等因素，以提供有效的保护。
低压MOSFET集成ESD保护结构的设计方法
图1 人体模型规范图方绍明，深圳市明微电子股份有限公司，研究方向：功率半导体器件的设计与制造。
1.3 CDM充电器件模型充电器件模型（Charged Device Model，CDM）模拟机器外壳摩擦带静电后，对接触产品管脚，其等效电路如图3（a）。
静电放电电流峰值很2 ESD保护二极管的作用原理如图4（a）所示MOSFET等效图, 栅源（GS）耐压直接取决于栅氧化层厚度。
栅氧耐压一般只有7～9V/100Å，而且击穿是不可恢复的。
例如，当栅氧厚度为450Å时，GS击穿耐压只有36V左右。
如图43 ESD保护二极管的设计3.1 电参数设计（１）确定合适的二极管击穿电压。
过低的击穿电压会干扰栅极开启、影响MOSFT的正常工作，过高的二极管击穿电压却起不到保护作用。
因此，在选取ESD保护二极管的击穿电压参数时，应遵循公图2 机器模型规范图图3 充电器件模型规范图图4 无ESD保护MOSFET的GS伏安特性图5 无ESD保护MOSFET的GS伏安特性图6 沟槽型MOSFET静电保护二极管版图及剖面图37卷第9期（总第324期）2020年图7 沟槽型MOSFET静电保护二极管工艺图3.3 工艺流程设计相比无ESD保护版本，有ESD保护的工艺流程主体没有变化，只需增加和修改部分步骤。
相关的工艺步骤为：氧化层淀积→ESD Poly淀积→ESD普注→ESD光刻→ESD Poly刻蚀→源极光刻→源极注入→源极去胶→源极退火→介质层淀积→引线孔光刻→引线孔刻蚀→金属淀积→金属光刻刻蚀。
图6是实际产品在ESD光刻、源极(Source)光刻、引线孔图8 沟槽型MOSFET静电保护二极管版图及剖面图6 结语MOSFET的ESD保护最基本的原理是利用二极管的电压箝位。
在确定好二极管的耐压后，对二极管间距、周长、工艺注入剂量综合考量后，加到工艺编辑部微信。
cmos电路中esd保护结构的设计
cmos电路中esd保护结构的设计CMOS电路被广泛运用于各种数字和模拟电路中。
然而，由于ESD（静电放电）事件的影响，CMOS电路仍然面临着破坏的风险。
因此，保护CMOS电路免受ESD的影响是非常重要的。
本文将讨论ESD保护结构的设计。
1. ESD基础知识ESD是指在接触、分离或摩擦两个带电物体时，由于静电作用而产生的瞬时放电现象。
在CMOS电路中，ESD事件可能破坏器件的PN结、栅极氧化层和金属线等。
2. ESD保护结构的形成ESD保护结构的设计基于两个原则：首先，防止ESD电荷积聚，并尽快将电荷从器件移走。
其次，减小ESD电荷得以穿透器件的功率密度。
为了满足这两个原则，ESD保护结构通常由以下四个组成部分组成：(1) ESD灵敏结构：ESD电荷积累在这个结构中，以便快速释放。
(2) 过压保护结构：当CMOS电路受到过高供电电压的打击时，过压保护结构会将电荷从器件中移走。
(3) 电感结构：电感结构可以提高ESD耐压强度，并防止ESD电荷在CMOS电路中传播。
(4) 负载结构：负载结构用于吸收ESD放电产生的能量。
3. ESD保护结构的实现ESD保护结构的实现可以通过以下方式：(1) 使用二极管结构：这种结构使用单极或双极二极管，以将ESD电荷移走。
(2) 使用MOSFET结构：这种结构使用N型或P型MOSFET，以将ESD电荷移走。
(3) 使用双向瞬态抑制器（TVS）：这种结构是一种二极管并联的瞬态抑制器，能够快速移走ESD电荷。
(4) 使用正弦脉冲阻抗（SPI）：这种结构是一种多级阻抗网络，可以提高ESD耐压能力。
4. 结论ESD保护结构的设计是保证CMOS电路稳定性的重要一环。
通过设计合适的ESD保护结构可以最大限度地减小ESD事件对CMOS电路的影响，从而提高电路的寿命和可靠性。
静电防护(ESD)设计
静电防护（ESD）设计ESD(Electrostatic Discharge)是静电放电的简称。
非导电体由于摩擦，加热或与其它带静电体接触而产生静电荷，当静电荷累积到一定的电场梯度时（Gradient of Field）时，便会发生弧光(Arc), 或产生吸力（Mechanical Attraction）. 此种因非导电体静电累积而以电弧释放出能量的现象就称为ESD。
8-1影响物体带静电的因素材料因素电导体---电荷易中和，故不致于累积静电荷。
非电导体---电阻大，电荷不宜中和（Recombination）,故造成电荷累积.两接触材料（非导电体）之间的相对电介常数（Dielectric Constant）越大，越容易带静电。
Triboelectric Table当材料的表面电阻大于109 ohms/square时，较容易带静电.0 ohms/square~106 ohms/square 导体106 ohms/square~109 ohms/square 非静电材质109 ohms/square~ ∞易引起静电材质防静电材料之表面电阻值导电PE FOAM 104~106 ohms/square抗静电袋108~1012 ohms/square抗静电材质10~108 ohms-cm∙空气中的相对湿度越低，物体越容易带静电ESD的参数特性∙电容ESD的基本关系式：V=Q/CQ为物体所带的静电量，当Q固定时，带静电物体的电容越低，所释放的ESD电压越高。
通常女人的电容比男人高，一般人体的电容介于80pfd~500pfd之间.∙电压ESD所释放的电压，时造成IC组件故障的主要原因之一。
人体通常因摩擦所造成的静电放电电压介于10~15kV, 所能产生的ESD电压最高不超过35~40kV的上限。
人体所能感应的ESD电压下限为3~4kV∙能量W=1/2 *CV2典型的ESD能量约在17 milijoules, 即当C=150 pfd, V=15kV时W=1/2 * 150 *1012 * (15 * 103)2 =17 * 103 joules (焦耳)∙极性物体所带的静电有正负之分，当某极性促使该组件趋向Reverse Bias时，则该组件较易被破坏.5. RISE TIME ( tr )RISE TIME---ESD起始脉冲(PULSE)10%到90%ESD电流的尖峰值所须的时间.Duration--- ESD起始脉冲50%到落下脉冲50%之间所经过的的时间使用尖锐的工具放电，产生的ESD Rise time最短，而电流最大.ESD产生可分为五个阶段进行:1. 先期电晕放电（Corona Discharge）, 产生RF辐射波.2. 先期电场放电（Pre-discahrge E-Field）3. 电场放电崩溃（Collapse）4. 磁场放电(Discharge H-Field)5. 电流释出，并产生瞬时电压（Transient Voltage）8-2 电子装备之ESD问题1. 直接放电到电子组件由电压导致的破坏o以MOS（Metal Oxide Semiconductar）DEVICE为主o当ESD电压超过氧化层（如SiO2）的Breakdown Voltage时，即造成组件破坏.o由电场引起由电流导致的破坏o以BIPOLAR ( Schottky , TTL) DEVICE 为主o当ESD电流达到2~5A时，因焦耳效应产生的高热（I2t）, 将IC JUNCTION烧坏.o由磁场引起1. 直接放电到电子设备外壳当带静电的人体接触电子装备的金属外壳时，若该装备有接地，则ESD电流会直接流至地线，否则有可能流经电子组件再流至GROUND, 造成组件的破坏。
CMOS 电路中ESD 保护结构的设计
CMOS电路中ESD保护结构的设计作者 王大睿上海交通大学 微电子工程系摘 要：本文研究了在CMOS 工艺中I/O 电路的 ESD保护结构设计以及相关版图的要求，其中重点讨论了PAD到VSS电流通路的建立。
关键词：ESD保护电路，ESD设计窗口，ESD 电流通路Construction Strategy of ESD Protection Circuit Abstract：The principles used to construct ESD protection on circuits and the basic concept ions of ESD protection design are presented.Key words：ESD protection/On circuit, ESD design window, ESD current path1引言静电放电（ESD，Electrostatic Discharge）给电子器件环境会带来破坏性的后果。
它是造成集成电路失效的主要原因之一。
随着集成电路工艺不断发展，互补金属氧化物半导体（CMOS，Complementary Metal-Oxide Semiconductor）的特征尺寸不断缩小，金属氧化物半导体(MOS, Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此要进一步优化电路的抗ESD性能，需要从全芯片ESD保护结构的设计来进行考虑。
2ESD的测试方法ESD模型常见的有三种，人体模型（HBM ，Human Body Model)、充电器件模型(CDM，Charge Device Model)和机器模型(MM，Machine Mode)，其中以人体模型最为通行。
一般的商用芯片，要求能够通过2kV静电电压的HBM检测。
对于HBM放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。
GGNMOS(grounded-gate NMOS)ESD保护结构原理说明
IC设计小镇:收集整理GGNMOS（grounded-gate NMOS）ESD保护结构原理说明在早期的ESD 保护方案中，这种反接在电源间的diode 结构被广泛应用。
正向连接的diode 可以更好的处理大电流传输，但由于其较低的正向启动点压（6.5V），这样就限制了其在较高电源电平的电路中的应用。
多极串联diode（正向或者反向）可以解决这个问题，但是，同时由于其阻抗的增加减弱了其电流处理能力。
用大尺寸的diode 提高ESD 保护性能的同时会产生更多的寄生效应。
目前I/O 中还添加了应用广泛的ggNMOS（grounded-gate NMOS）ESD 保护结构，Drain 端接至PAD，Gate 端接至电源地。
ESD 保护利用其寄生的NPN三极管，形成一个低阻抗的放电通路，以此来保护IC 的内部电路。
如下图所示GGNMOS静电保护的工作原理GGNMOS 的剖面结构如下当PAD 端聚集大量的负电荷时，通过Drain 端与P-substrate 之间的PN 结，IC设计小镇:收集整理电荷由 B 端泻放到GND。
当PAD 端聚集大量的正电荷时，利用的是寄生的三极管。
寄生三极管的启动原理如下说明。
1、大量的正电荷聚集在Drain 端，一定的正电荷通过Drain 和P-substrate之间反偏的PN 结转移至Psubstrate，这部分正电荷聚集到同为P 型材料的 B 端，转移到GND。
如下图所示2、3、聚集到 B 端的正电荷，使得与Source 端的PN 结导通，由此导通寄生的三极管。
如下图所示寄生的三极管被打开，大量的正电荷通过Gate 下面的区域迅速由Drain 端转移到Source 端。
聚集的正电荷得以快速的泻放到地。
如下图所示在GGNMOS 结构的ESD 保护中，器件的的不均匀性将影响到其性能，在layoutIC设计小镇:收集整理的时候需要充分考虑到这个问题，同时可对器件进行改进，增加Drain 端的宽度，在电路中相当于添加小电阻，减小电流，提高其均匀性。
利用横向晶闸管设计ESD保护结构
上 海 交 通 大 学 微 电子 技 术 研 究 所
摘
李岷
戴 庆 元 （ 海 ２ ０ ３ ） 上 ０ ０ ０
要 ： 文章 采用 横 向晶 闸管设计 Ｅ Ｄ保 护 电路结 构 ， 出 了保 护结 构 的版 图 以及 等效 电路 。 Ｓ 给 同时 ， 对所 设计
的结 构 进行计 算 分析 ， 在 Ｐ ＰＣ 并 Ｓ Ｉ Ｅ中建立 了该 结构 的仿 真模 型 。最 后 ， 用计 算机 进行 模拟 验证 ， 使 分析仿 真结
以上 的 Ｅ Ｄ保 护 结 构 ， Ｓ 只对 输 入 端 口处 为 正 静 电 电 压 的情 况 起 保 护 作 用 ，而 不 能 防 止 反 向静 电伤 害 。 因此 在 实 际应 用 中 ，采 用 的 是 如 图 ２所 示 的 互 补 型 横 向 晶 闸管 。
该 结 构 由两 个 横 向 晶 闸 管 Ｓ Ｒ１ Ｃ ２相 向 构 Ｃ 、Ｓ Ｒ
图 １（ ） ａ
电路 具 有 较 高 的效 率 和更 好 的抗 静 电性 能 。
２ 横 向 晶 闸 管 ＥＳ 保 护 结 构 设 计 Ｄ 输 入 端 口 Ｅ Ｄ保 护 是 由与 Ｎ 阱 Ｃ Ｓ相 同 的 Ｓ ＭＯ 工 艺 制 备 构 成 。图 １ ａ 给 出 了 横 向 晶 闸管 的 剖 面结 （）
果 以检 验所设 计结 构 的有 效性 和可靠 性 。
关 键 词 ： Ｅ Ｄ， 闸 管 ，Ｓ ＩＥ Ｓ 晶 ＰＰＣ
１ 引 言
随着 半 导 体 技 术 的不 断 发 展 ，Ｃ Ｓ集 成 电路 ＭＯ 的 防静 电 （ Ｓ Ｅ Ｄ，ｅｅ ｔ ｓａｉ ｄｓｈ ｒｅ 保 护 能 力 正 ｌｃｒ ｔ ｃ ｉ ａｇ ） ｏ ｔ ｃ 越 来 越 受 到关 注 。尤 其 是 现 今 的 亚 微 米 、深 亚 微 米 Ｃ Ｓ技 术 中 ， 着 器 件 尺 寸 的 日益 缩 小 ， 来 越 薄 ＭＯ 随 越 的栅 氧 化 层 导 致 击 穿 电 压 的 大 幅 度 下 降 。 这 就 使 Ｃ ＭＯＳ集 成 电 路 中 Ｅ Ｄ保 护 电路 的 设 计 显 得 十 分 Ｓ 重 要 ，更 成 为 芯 片 可 靠 性 设 计 的 首要 考 虑 因素 。而 在 同 等 面 积 的 条 件 下 ， 用 横 向 晶 闸 管 的 Ｅ Ｄ保 护 采 Ｓ
A12.静电防护(ESD)设计规范
静电防护（ESD)设计1. 静电产生的原因及危害ESD是静电放电的简称。
基本上，非导电体由于摩擦，加热或其他带静电接触而产生静电荷，当静电荷累积至一定的电场梯度时，便会发生弧光，或产生吸力。
此种因非导电体静电累积而以电弧释出能量的现象便称为ESD。
静电放电的能量，将破坏高密度的元件，使电子产品不知情的失去功能。
2. 静电防护的方法(1) 电子零件在运输，储藏及包装时要依照防静电的办法管理；(2)产品组立时，生产线员工及车间环境要有静电防护措施，如穿静电衣服，戴静电腕带，带静电指套并接地等；(3) 产品的结构设计应考虑防静电的措施，如加铝箔纸等。
3、ESD产生的机理要防止ESD，首先必须知道ESD是什么以及ESD进入电子设备的过程。
一个充电的导体接近另一个导体时，就有可能发生ESD。
首先，两个导体之间会建立一个很强的电场，产生由电场引起的击穿。
两个导体之间的电压超过它们之间空气和绝缘介质的击穿电压时，就会产生电弧。
在0.7ns到10ns的时间里，电弧电流会达到几十安培，有时甚至会超过100安培。
电弧将一直维持直到两个导体接触短路或者电流低到不能维持电弧为止。
3.1 ESD的产生取决于物体的起始电压、电阻、电感和寄生电容：1.可能产生电弧的实例有人体、带电器件和机器。
2.可能产生尖峰电弧的实例有手或金属物体。
3.可能产生同极性或者极性变化的多个电弧的实例有家具。
ESD可以通过五种耦合途径进入电子设备：1.初始的电场能容性耦合到表面积较大的网络上，并在离ESD电弧100mm处产生高达4000V/m的高压。
2.电弧注入的电荷/电流可以产生以下的损坏和故障：a. 穿透元器件内部薄的绝缘层，损毁MOSFET和CMOS元器件的栅极(常见)。
b. CMOS器件中的触发器锁死(常见)。
c. 短路反偏的PN结(常见)。
d. 短路正向偏置的PN结(少见)。
e. 熔化有源器件内部的焊接线或铝线(少见)。
3.电流会导致导体上产生电压脉冲(V=L×dI/dt)，这些导体可能是电源、地或信号线，这些电压脉冲将进入与这些网络相连的每一个元器件(常见)。
亚微米CMOS电路中VDD-VSSESD保护结构设计
亚微米CMOS电路中VDD-VSSESD保护结构设计1 引言ESD(Electric StaTIc Discharge)保护结构的有效设计是CMOS集成电路可靠性设计的重要任务之一，其ESD结构与工艺技术、特征尺寸密切相关，随着IC工艺技术的进一步发展，特征尺寸越来越小，管子的栅氧层厚度越来越薄，芯片的面积规模越来越大，而外围的使用环境并未改变，因此ESD的失效问题面临越来越严峻的考验，在亚微米CMOS IC中，通常做LDD(Lightly-Doped Drain)注入，在深亚微米超大规模CMOS IC设计中，通常有Silicide 或Salicide技术，这些技术的使用有助于提高电路的速度、集成度、可靠性等，但这些技术对电路的抗ESD性能极为不利，降低了ESD可靠度。
在亚微米以下的电路设计中，需要对电路进行全芯片的ESD保护结构的设计。
如何使全芯片有效面积尽可能小、ESD性能可靠性满足要求且不需要增加额外的工艺步骤成为全芯片设计者的主要考虑的问题。
2 电路实例电路为键盘编码控制电路，采用0.5m-0.6m SPSM CMOS阱工艺，工作电压为3V、5V，除ROM外集成度约5000门，面积为2.01.5mm2，一共有39个PAD，其中I/O引脚36个，一个时钟振荡输入脚，一个VDD，一个VSS。
PAD排列如图1所示。
I/O口的保护结构为Finger型MOS输出管及GGNMOS管，VDD与VSSPAD旁边各有一个VDD-VSS电压钳位保护电路，逻辑结构如图2。
该结构在电路正常上电工作时，N1管作为一个VDD与VSS之间的反向二极管，而在ESD发生时，N1管开启，作为ESD瞬时低阻抗大电流泄放通道，VDD与VSS之间的电压则被钳位，从而起到保护内部电路的作用。
该结构又称为ESD瞬态检测电压电路，其中R是由N阱电阻构成，C为MOS电容。
用ESD模型之一的人体模型工业测试标准HBMMIL-STD-883C method 3015.7对其进行ESD打击实验。
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ESD保护结构设计
静电放电会给电子器件带来破坏性的后果,它是造成集成电路失效的主要原因之一。
随着集成电路工艺不断发展,CMOS电路的特征尺寸不断缩小,管子的栅氧厚度越来越薄,芯片的面积规模越来越大,MOS管能承受的电流和电压也越来越小,而外围的使用环境并未改变,因此要进一步优化电路的抗ESD性能,如何使全芯片有效面积尽可能小、ESD性能可靠性满足要求且不需要增加额外的工艺步骤成为IC设计者主要考虑的问题。
ESD保护原理
ESD保护电路的设计目的就是要避免工作电路成为ESD的放电通路而遭到损害,保证在任意两芯片引脚之间发生的ESD,都有适合的低阻旁路将ESD电流引入电源线。
这个低阻旁路不但要能吸收ESD电流,还要能箝位工作电路的电压,防止工作电路由于电压过载而受损。
在电路正常工作时,抗静电结构是不工作的,这使ESD保护电路还需要有很好的工作稳定性,能在ESD发生时快速响应,在保护电路的同时,抗静电结构自身不能被损坏,抗静电结构的负作用(例如输入延迟)必须在可以接受的范围内,并防止抗静电结构发生闩锁。
CMOS电路ESD保护结构的设计
大部分的ESD电流来自电路外部,因此ESD保护电路一般设计在PAD 旁,I/O电路内部。
典型的I/O电路由输出驱动和输入接收器两部分组成。
ESD通过PAD导入芯片内部,因此I/O里所有与PAD直接相连的器件都
需要建立与之平行的ESD低阻旁路,将ESD电流引入电压线,再由电压线分布到芯片各个管脚,降低ESD的影响。
具体到I/O电路,就是与PAD相连的输出驱动和输入接收器,必须保证在ESD发生时,形成与保护电路并行的低阻通路,旁路ESD电流,且能立即有效地箝位保护电路电压。
而在这两部分正常工作时,不影响电路的正常工作。
常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅等。
由于MOS管与CMOS 工艺兼容性好,因此常采用MOS管构造保护电路。
CMOS工艺条件下的NMOS管有一个横向寄生n-p-n(源极-p型衬底-漏极)晶体管,这个寄生的晶体管开启时能吸收大量的电流。
利用这一现象可在较小面积内设计出较高ESD耐压值的保护电路,其中最典型的器件结构就是栅极接地NMOS(GGNMOS,GateGroundedNMOS)。
在正常工作情况下,NMOS横向晶体管不会导通。
当ESD发生时,漏极和衬底的耗尽区将发生雪崩,并伴随着电子空穴对的产生。
一部分产生的空穴被源极吸收,其余的流过衬底。
由于衬底电阻Rsub的存在,使衬底电压提高。
当衬底和源之间的PN结正偏时,电子就从源发射进入衬底。
这些电子在源漏之间电场的作用下,被加速,产生电子、空穴的碰撞电离,从而形成更多的电子空穴对,使流过n-p-n晶体管的电流不断增加,最终使NMOS晶体管发生二次击穿,此时的击穿不再可逆,则NMOS管损坏。
为了进一步降低输出驱动上NMOS在ESD时两端的电压,可在ESD保护
器件与GGNMOS之间加一个电阻。
这个电阻不能影响工作信号,因此不能太大。
画版图时通常采用多晶硅(poly)电阻。
只采用一级ESD保护,在大ESD电流时,电路内部的管子还是有可能被击穿。
GGNMOS导通,由于ESD电流很大,衬底和金属连线上的电阻都不能忽略,此时GGNMOS并不能箝位住输入接收端栅电压,因为让输入接收端栅氧化硅层的电压达到击穿电压的是GGNMOS与输入接收端衬底间的IR压降。
为避免这种情况,可在输入接收端附近加一个小尺寸GGNMOS进行二级ESD保护,用它来箝位输入接收端栅电压,如图1所示。
在画版图时,必须注意将二级ESD保护电路紧靠输入接收端,以减小输入接收端与二级ESD保护电路之间衬底及其连线的电阻。
为了在较小的面积内画出大尺寸的NMOS管子,在版图中常把它画成手指型,画版图时应严格遵循I/OESD的设计规则。
如果PAD仅作为输出,保护电阻和栅短接地的NMOS就不需要了,其输出级大尺寸的PMOS和NMOS器件本身便可充当ESD防护器件来用,一般输出级都有双保护环,这样可以防止发生闩锁。
在全芯片的ESD结构设计时,注意遵循以下原则：
(1)、外围VDD、VSS走线尽可能宽,减小走线上的电阻;
(2)、设计一种VDD-VSS之间的电压箝位结构,且在发生ESD时能提供VDD-VSS直接低阻抗电流泄放通道。
对于面积较大的电路,最好在芯片的四周各放置一个这样的结构,若有可能,在芯片外围放置多个VDD、VSS 的PAD,也可以增强整体电路的抗ESD能力;
(3)、外围保护结构的电源及地的走线尽量与内部走线分开,外围ESD保护结构尽量做到均匀设计,避免版图设计上出现ESD薄弱环节；
(4)、ESD保护结构的设计要在电路的ESD性能、芯片面积、保护结构对电路特性的影响如输入信号完整性、电路速度、输出驱动能力等进行平衡考虑设计,还需要考虑工艺的容差,使电路设计达到最优化；
(5)、在实际设计的一些电路中,有时没有直接的VDD-VSS电压箝位保护结构,此时,VDD-VSS之间的电压箝位及ESD电流泄放主要利用全芯片整个电路的阱与衬底的接触空间。
所以在外围电路要尽可能多地增加阱与衬底的接触,且N+P+的间距一致。
若有空间,则最好在VDD、VSS的PAD 旁边及四周增加VDD-VSS电压箝位保护结构,这样不仅增强了VDD-VSS模式下的抗ESD能力,也增强了I/O-I/O模式下的抗ESD能力。
一般只要有了上述的大致原则,在与芯片面积折中的考虑下,一般亚微米
CMOS电路的抗ESD电压可达到2500V以上,已经可以满足商用民品电路设计的ESD可靠性要求。
对于深亚微米超大规模CMOSIC的ESD结构设计,常规的ESD保护结构通常不再使用了,通常大多是深亚微米工艺的Foundry生产线都有自己外围标准的ESD结构提供,有严格标准的ESD结构设计规则等,设计师只需调用其结构就可以了,这可使芯片设计师把更多精力放在电路本身的功能、性能等方面的设计。
结束语
ESD保护设计随着CMOS工艺水平的提高而越来越困难,ESD保护已经不单是输入脚或输出脚的ESD保护设计问题,而是全芯片的静电防护问题。
芯片里每一个I/O电路中都需要建立相应的ESD保护电路,此外还要从整个芯片全盘考虑,采用整片(whole-chip)防护结构是一个好的选择,也能节省I/OPAD上ESD元件的面积。