计算机教程：8088的总线与时序
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8088的总线与时序
§4.1 8088引脚功能
8088是具有40个引脚，双列直扦式封装的芯片，很多引 线为双重功能。当把8088CPU与存储器和外设构成一个计 算机系统时，根据所连的存储器和外设的规模，8088可以 有两种不同的组态（两种模式）：
• 最小组态用8088构成一个较小系统（构成单一处理器 系统），即所连的存储器容量是不大，片子不多，则系统 的控制总线由CPU直接提供。
§4.2
8088的CPU系统
总线分
片内总线 芯片总线 系统总线
CPU系统的作用 产生系统三总线，由引脚功能可 知，还需附加地址锁存器，数据总线驱动器，时钟信号产 生器，总线控制器等。
一、地址锁存器
1.作用——将CPU发出的动态地址锁存，即暂存器。因为 低8位与高4位地址和数据与状态分时复用，先输出地址， 后输出数据/状态，然后利用这些稳定的地址，选择某个 存储单元或I/O口来读/写。DMA期间隔离8088与系统总线。
复位地址
三、电源和定时线
(1) VCC+5V（±10%）。
（2）GND地线。
（3）CLK时钟信号（输入），一般由时钟信号发生器 8284输出，它提供8088的定时操作，PC机使用 CLK=4.77MHz,周期为210ns。
•附：倍频——80486DX2微处理器内部的时钟与外部的时 钟频率不同，当系统时钟进入微处理器内部时， 80486DX2会将其倍频，即内部＊2，如80486DX2-66的系 统时钟为33MHz，CPU内部时钟为66MHz（所以内部处理 速度快，外部速度慢，太快了速度跟不上）。
S4S3组合表示哪个段 寄存器正在被使用
二、控制和状态线——分两种：一种8088组态 有关的线，另一类是与组态无关的线。
1、MN/MX 工作模式标志（输入），最小/最大组
态输入控制信号。即接+5V 最小组态，接地 最大组态。
2、最小组态下的引线：
（1）IO/M 区分是存储器访问还是I/O访问（输出， 三态），输出低电平访问存储器，输出高电平 I/O访问。
（7）INTA——中断响应信号，通知中断外设，它所发生 的中断请求已被响应，在INTA有效期内，把中断类型码 送DB。 ● IOWC，AIOWC两个时序相同，PC中使用AIOWC。
4、总线控制信号 （1）DT/R——数据发送/接收信号，以控制数据传送的 方向。
（2）DEN——数据总线允许信号，用来把数据收发器 和总线接通。
（5）DT/R 数据发送/接收信号（输出，三态），输出 低电平 接收数据，输出高电平 发送数据。
（6）DEN 数据允许信号（输出，三态），低电平有 效。
（7）SSO 系统状态信号（输出），与IO/M，DT/R 一起，反映8088所执行的操作（如P173.表4-1所示相 似）。
（8）HOLD 保持请求（输入），高电平有效，用于直 接存储器存取操作，即DMA请求输入信号。
（4）QS0，QS1 队列状态信号（输出），即组合表示 了CPU内部指令队列的状态： （4字节单元，存放等 待执行）
QS1
QS0
0
0 无操作
0
1 取指令的第一个字节
1
0 队列为空
1
1 队列中取出的不是指令第一个字节
4、与组态无关的引线：
（1）RD 读选通信号（输出，三态），低电平有效， 有效时，表示正在进行存储器或I/O读。
（3）MCE/PDEN——设备级联允许/外部数据允许信号 （PC机未使用）。
（4）ALE——地址锁存信号。
五、最大组态下的8088CPU系统
• 用上述芯片可构成最大组态下的 8088CPU系统：P180.图4－9。
● 以上CPU系统，即PC/XT机的控制核心电路 ● 由三个373形成地址总线。 ● 经245总线驱动器形成数据总线。 ● 由8288总线控制控制形式控制总线。
（3）AMWC——存储器超前写命令（MEMW），同 MWTC，只是提前一个时钟脉冲。
（4）IORC——I/O读命令（IOR），通知被选中I/O口， 把数据发送到数据线上。
（5）IOWC——I/O写命令（IOW），把数据线上的数据， 写入被选中I/O口。
（6）AIOWC——I/O超前写，同IOWC，超前一个时钟脉 冲。
（2）READY 准备就绪信号（输入），高电平有效， 它是存储器或I/O口送来的响应信号。CPU寻址的存储器 或I/O设备没有准备好时应该将该信号置为低电平，CPU 则等待，直至准备好才完成数据传送。
（3）TEST 测试信号（输入），低电平有效，它是由 WAIT指令来检查的信号。即执行WAIT指令时，CPU监视 TEST端，为低电平时，则执行WAIT后面的指令；为高时， CPU进入空转等待状态。用来与外设同步。
（4）INTR 中断请求信号（输入），它是外设发来的 可屏蔽中断请求信号，高电平有效（电平触发输入信 号），是否响应中断还决定于中断允许标志。
（5）NMI 非屏蔽中断请求信号（输入），它是边沿触 发信号，是不可屏蔽的，即只要有非屏蔽中断请求信号， 就进入非屏蔽中断服务。 （6）RESET 复位信号（输入），即输入 4T 高 电平信号，CPU立即结束现行操作，内部复位，再返回低 时，重新启动执行： •标志清0：F＝0000H,即禁止可屏蔽中断和单步中断; •DS,SS,ES和IP复位为0000H; •CS置FFFFH，即一复位则转到FFFF0H单元执行指令.
8288的IOB接地，工作在系统总线方式；AEN由总线 仲裁逻辑的AEN BRD 控制，AEN反相控制CEN，使之 处于正常工作状态；373的OE也由AEN BRD控制；在 AEN，CEN无效时，373，8288都为高阻状态，245隔离 状态，隔离系统。
在PC中有一个8289总线裁决器，正是因为有它系统 才允许多处理器驻留。
（2）RQ/GT0，RQ/GT1 总线请求输入/允许（同意）。 信号（输入/输出），低电平有效，即最大组态下的DMA 请求/允许信号，由外设发来的总线请求信号。CPU发出 总线允许信号均由此线传送。
允许两个外设发出请求信号，RQ/GT0优先权高于 RQ/GT1。
（3）LOCK 锁定信号（输出，三态），低电平有效 （该信号由前缀指令LOCK使其有效）；有效时，表示告 诉外设的总线主控制设备不能获得对系统的总线控制权。 既封锁其他主控制设备，不允许占用总线。
2.电路： Intel 8282锁存器——8位锁存器（8个D锁存器），三态
输出。
74LS373——8D锁存器，三态输出（透明锁存器——即 允许端G是高电平时，Q输出将跟随数据D输入；当G为低 时，输出端将被锁存已经建立起的数据），8根数据输入， 8根数据输出，共选通G，共输出控制OE 。 P.175、图4.3。
五、总线控制器8288 1、作用——因为最大组态时，总线控制信号（如ALE、 存储器读/写、I/O读写等）不能由8088直接提供，它只 提供状态信号S0～S2，8088对此译码转换为总线控制信 号。
2、电路——P178、图4－6所示；组成：
•状态译码对S0～S2译码； •命令信号发生器产生命令信号；
• 最大组态用8088构成一个较大系统（构成多处理器系 统），此时系统的控制信号不能由CPU直接提供，而必须 由总线控制器8288控制产生总线控制信号。
•如PC微机的8088 CPU就是工作在最大组态下， 除8088外，还可外接8087协处理器。 • 工作在什么组态由一个引脚MN/MX控制。
• 在两种不同组态下引脚有不同的名称和意义 （P171、图4－1）。
2、电路——Intel 8284。三个功能块：时钟产生电路，复位电路， 准备就绪电路。以PC为例：
•8284内部一晶体震荡器，只要外接一石英晶体，便产生和晶体共振 荡频率的时钟OSC，经三分频成CLK时钟信号，再二分 频成PCLK 某些外设时钟（主要是8253计数器）。
•当加电或按CTRL-ALT-DEL键时，开关电源产生电源的RES信号送 8284，内部复位逻辑便产生系统复位信号RESET。
（9）HLDA 保持响应信号（输出），DMA响应回答信 号。
当其他外设要求占用三总线时，就向8088发出HOLD 信号，请求接管三总线；8088收到该信号，发出HLDA信 号，同时使三总线处于高阻状态，此时外设控制总线，进 行DMA传送，传送后，外设撤除HOLD信号。8088也撤除 HLDA信号，又控制三总线。
二、双向总线驱动器（数据缓冲器）
1、作用——增加8088的输出数据的驱动能力，隔离系统 数据总线与CPU数据线（DMA期间需要隔离），实现双 向收发。
2、电路——Intel 8286收发器（8位总线收发器）； 74LS245 —— 8总线传送器，非反相三态门。
三、时钟信号发生器Intel 8284A （ P.177.图4-5） 1、作用——8088内部没有时钟信号产生电路。而用8284 向8088及系统提供符合定时要求的时钟信号CLK，准备好 信号READY，复位信号RESET。
•控制信号产生器产生总线控制信号；
•控制逻辑控制8288工作方式。
3、命令信号——输出存储器读/写，I/O读/写，中断响应 信号。
（1）MRDC——存储器读命令（MEMR）——通知被选 正单元，把数据发送到数据总线上。
（2）MWTC——存储器写命令（MEMW）——把数据线 上的数据，写入被选中存储单元。
•数据线可加双向驱动器，或直接输出（小系统）。用 8088的数据允许信号DEN接245的G， 8088的的收发控 制DT/R接245的DIR。
●最小系统下的控制信号可以直接作系统控制总线，RD， WR和输入输出/存储器选择控制经组合形成存储器读/ 写，和I/O读/写。组合逻辑电路参见P179、图4－8。
（
• •一般CPU有几类引脚：地址线与数据线，控制与状态线， 电源与定时线。
一、地址和数据线
（1）AD7～AD0 低8位地址/数据线，数据与地址分 时复用，利用内部的多路开关，从时间上来区分地址与数 据。当CPU访问存储器或外设时，先输出访问地址，由外 部锁存器锁存地址，再读/写所需要的数据。它可输入/输 出（双向），三态输出。
（2）WR 写信号（输出，三态），低电平有效，在执 行存储器或I/O端口的写操作时输出的一个选通信号。
（3）INTA 中断响应信号（输出），低电平有效，是 8088响应外部INTR而发出的响应回答信号。
（4）ALE 地址锁存允许信号（输出），高电平有效， 是8088发出的选通脉冲，将地址锁存到外部地址锁存器中。
•当等待状态逻辑电路产生的准备就绪RDY及对应地址允许信号 AEN有效时，使8284和时钟同步产生准备就绪READY信号。
Intel 8284内部电路框图：
四、最小组态下的CPU系统 将上述器件组合起来，便可构成CPU系统（P179、
图4－7）。
● 高4位地址，低8位地址，∵分时复用，∴必须外锁存， 中间8位可以锁存或加244缓冲，在此全部锁存。
3、最大组态下的引线：
（1）S2，S1，S0 三个状态信号（输出，三态），当 8088工作在最大组态时，没有WR，DEN，DT/R，IO/M等 对存储器和I/O端口进行读/写操作的直接控制信号输出。 这些读/写操作信号，由总线控制器8288根据8088提供的 这三根状态信号译码后输出。三状态编码后所对应的操作 P173、表4-1所示， 即现行总线周期。
（2）A15～A8 中间8位地址线，内部有锁存， 他只能输出，三态输出。
（3）A19～A16/S6～S3 高四位地址/状态线，地址与状
态分时复用。4位地址也由外部锁存，先输出地址，后输 出状态。只能输出，三态输出。
S6
S5
不用 表示F的IF位
S4 S3 0 0 ES
0 1 SS
Hale Waihona Puke Baidu
1 0 CS
1 1 DS
在系统总线上，总线的裁决根据8088系统的多总线 裁决规程进行。
80286微机的控制核心——80286CPU，82284时钟 产生器，373×3（8282×3）地址锁存24位AB， 245×2（8286×2）数据（16为DB）收/发器，82288
总线控制器。
386/486微机也一样，也是由时钟产生器，地址锁 存，数据收/发器，总线控制器及一些门电路组成。 （注：无专用的82384/82484，时钟电路也是由门组成； AB、DB的位数不同）。
§4.1 8088引脚功能
8088是具有40个引脚，双列直扦式封装的芯片，很多引 线为双重功能。当把8088CPU与存储器和外设构成一个计 算机系统时，根据所连的存储器和外设的规模，8088可以 有两种不同的组态（两种模式）：
• 最小组态用8088构成一个较小系统（构成单一处理器 系统），即所连的存储器容量是不大，片子不多，则系统 的控制总线由CPU直接提供。
§4.2
8088的CPU系统
总线分
片内总线 芯片总线 系统总线
CPU系统的作用 产生系统三总线，由引脚功能可 知，还需附加地址锁存器，数据总线驱动器，时钟信号产 生器，总线控制器等。
一、地址锁存器
1.作用——将CPU发出的动态地址锁存，即暂存器。因为 低8位与高4位地址和数据与状态分时复用，先输出地址， 后输出数据/状态，然后利用这些稳定的地址，选择某个 存储单元或I/O口来读/写。DMA期间隔离8088与系统总线。
复位地址
三、电源和定时线
(1) VCC+5V（±10%）。
（2）GND地线。
（3）CLK时钟信号（输入），一般由时钟信号发生器 8284输出，它提供8088的定时操作，PC机使用 CLK=4.77MHz,周期为210ns。
•附：倍频——80486DX2微处理器内部的时钟与外部的时 钟频率不同，当系统时钟进入微处理器内部时， 80486DX2会将其倍频，即内部＊2，如80486DX2-66的系 统时钟为33MHz，CPU内部时钟为66MHz（所以内部处理 速度快，外部速度慢，太快了速度跟不上）。
S4S3组合表示哪个段 寄存器正在被使用
二、控制和状态线——分两种：一种8088组态 有关的线，另一类是与组态无关的线。
1、MN/MX 工作模式标志（输入），最小/最大组
态输入控制信号。即接+5V 最小组态，接地 最大组态。
2、最小组态下的引线：
（1）IO/M 区分是存储器访问还是I/O访问（输出， 三态），输出低电平访问存储器，输出高电平 I/O访问。
（7）INTA——中断响应信号，通知中断外设，它所发生 的中断请求已被响应，在INTA有效期内，把中断类型码 送DB。 ● IOWC，AIOWC两个时序相同，PC中使用AIOWC。
4、总线控制信号 （1）DT/R——数据发送/接收信号，以控制数据传送的 方向。
（2）DEN——数据总线允许信号，用来把数据收发器 和总线接通。
（5）DT/R 数据发送/接收信号（输出，三态），输出 低电平 接收数据，输出高电平 发送数据。
（6）DEN 数据允许信号（输出，三态），低电平有 效。
（7）SSO 系统状态信号（输出），与IO/M，DT/R 一起，反映8088所执行的操作（如P173.表4-1所示相 似）。
（8）HOLD 保持请求（输入），高电平有效，用于直 接存储器存取操作，即DMA请求输入信号。
（4）QS0，QS1 队列状态信号（输出），即组合表示 了CPU内部指令队列的状态： （4字节单元，存放等 待执行）
QS1
QS0
0
0 无操作
0
1 取指令的第一个字节
1
0 队列为空
1
1 队列中取出的不是指令第一个字节
4、与组态无关的引线：
（1）RD 读选通信号（输出，三态），低电平有效， 有效时，表示正在进行存储器或I/O读。
（3）MCE/PDEN——设备级联允许/外部数据允许信号 （PC机未使用）。
（4）ALE——地址锁存信号。
五、最大组态下的8088CPU系统
• 用上述芯片可构成最大组态下的 8088CPU系统：P180.图4－9。
● 以上CPU系统，即PC/XT机的控制核心电路 ● 由三个373形成地址总线。 ● 经245总线驱动器形成数据总线。 ● 由8288总线控制控制形式控制总线。
（3）AMWC——存储器超前写命令（MEMW），同 MWTC，只是提前一个时钟脉冲。
（4）IORC——I/O读命令（IOR），通知被选中I/O口， 把数据发送到数据线上。
（5）IOWC——I/O写命令（IOW），把数据线上的数据， 写入被选中I/O口。
（6）AIOWC——I/O超前写，同IOWC，超前一个时钟脉 冲。
（2）READY 准备就绪信号（输入），高电平有效， 它是存储器或I/O口送来的响应信号。CPU寻址的存储器 或I/O设备没有准备好时应该将该信号置为低电平，CPU 则等待，直至准备好才完成数据传送。
（3）TEST 测试信号（输入），低电平有效，它是由 WAIT指令来检查的信号。即执行WAIT指令时，CPU监视 TEST端，为低电平时，则执行WAIT后面的指令；为高时， CPU进入空转等待状态。用来与外设同步。
（4）INTR 中断请求信号（输入），它是外设发来的 可屏蔽中断请求信号，高电平有效（电平触发输入信 号），是否响应中断还决定于中断允许标志。
（5）NMI 非屏蔽中断请求信号（输入），它是边沿触 发信号，是不可屏蔽的，即只要有非屏蔽中断请求信号， 就进入非屏蔽中断服务。 （6）RESET 复位信号（输入），即输入 4T 高 电平信号，CPU立即结束现行操作，内部复位，再返回低 时，重新启动执行： •标志清0：F＝0000H,即禁止可屏蔽中断和单步中断; •DS,SS,ES和IP复位为0000H; •CS置FFFFH，即一复位则转到FFFF0H单元执行指令.
8288的IOB接地，工作在系统总线方式；AEN由总线 仲裁逻辑的AEN BRD 控制，AEN反相控制CEN，使之 处于正常工作状态；373的OE也由AEN BRD控制；在 AEN，CEN无效时，373，8288都为高阻状态，245隔离 状态，隔离系统。
在PC中有一个8289总线裁决器，正是因为有它系统 才允许多处理器驻留。
（2）RQ/GT0，RQ/GT1 总线请求输入/允许（同意）。 信号（输入/输出），低电平有效，即最大组态下的DMA 请求/允许信号，由外设发来的总线请求信号。CPU发出 总线允许信号均由此线传送。
允许两个外设发出请求信号，RQ/GT0优先权高于 RQ/GT1。
（3）LOCK 锁定信号（输出，三态），低电平有效 （该信号由前缀指令LOCK使其有效）；有效时，表示告 诉外设的总线主控制设备不能获得对系统的总线控制权。 既封锁其他主控制设备，不允许占用总线。
2.电路： Intel 8282锁存器——8位锁存器（8个D锁存器），三态
输出。
74LS373——8D锁存器，三态输出（透明锁存器——即 允许端G是高电平时，Q输出将跟随数据D输入；当G为低 时，输出端将被锁存已经建立起的数据），8根数据输入， 8根数据输出，共选通G，共输出控制OE 。 P.175、图4.3。
五、总线控制器8288 1、作用——因为最大组态时，总线控制信号（如ALE、 存储器读/写、I/O读写等）不能由8088直接提供，它只 提供状态信号S0～S2，8088对此译码转换为总线控制信 号。
2、电路——P178、图4－6所示；组成：
•状态译码对S0～S2译码； •命令信号发生器产生命令信号；
• 最大组态用8088构成一个较大系统（构成多处理器系 统），此时系统的控制信号不能由CPU直接提供，而必须 由总线控制器8288控制产生总线控制信号。
•如PC微机的8088 CPU就是工作在最大组态下， 除8088外，还可外接8087协处理器。 • 工作在什么组态由一个引脚MN/MX控制。
• 在两种不同组态下引脚有不同的名称和意义 （P171、图4－1）。
2、电路——Intel 8284。三个功能块：时钟产生电路，复位电路， 准备就绪电路。以PC为例：
•8284内部一晶体震荡器，只要外接一石英晶体，便产生和晶体共振 荡频率的时钟OSC，经三分频成CLK时钟信号，再二分 频成PCLK 某些外设时钟（主要是8253计数器）。
•当加电或按CTRL-ALT-DEL键时，开关电源产生电源的RES信号送 8284，内部复位逻辑便产生系统复位信号RESET。
（9）HLDA 保持响应信号（输出），DMA响应回答信 号。
当其他外设要求占用三总线时，就向8088发出HOLD 信号，请求接管三总线；8088收到该信号，发出HLDA信 号，同时使三总线处于高阻状态，此时外设控制总线，进 行DMA传送，传送后，外设撤除HOLD信号。8088也撤除 HLDA信号，又控制三总线。
二、双向总线驱动器（数据缓冲器）
1、作用——增加8088的输出数据的驱动能力，隔离系统 数据总线与CPU数据线（DMA期间需要隔离），实现双 向收发。
2、电路——Intel 8286收发器（8位总线收发器）； 74LS245 —— 8总线传送器，非反相三态门。
三、时钟信号发生器Intel 8284A （ P.177.图4-5） 1、作用——8088内部没有时钟信号产生电路。而用8284 向8088及系统提供符合定时要求的时钟信号CLK，准备好 信号READY，复位信号RESET。
•控制信号产生器产生总线控制信号；
•控制逻辑控制8288工作方式。
3、命令信号——输出存储器读/写，I/O读/写，中断响应 信号。
（1）MRDC——存储器读命令（MEMR）——通知被选 正单元，把数据发送到数据总线上。
（2）MWTC——存储器写命令（MEMW）——把数据线 上的数据，写入被选中存储单元。
•数据线可加双向驱动器，或直接输出（小系统）。用 8088的数据允许信号DEN接245的G， 8088的的收发控 制DT/R接245的DIR。
●最小系统下的控制信号可以直接作系统控制总线，RD， WR和输入输出/存储器选择控制经组合形成存储器读/ 写，和I/O读/写。组合逻辑电路参见P179、图4－8。
（
• •一般CPU有几类引脚：地址线与数据线，控制与状态线， 电源与定时线。
一、地址和数据线
（1）AD7～AD0 低8位地址/数据线，数据与地址分 时复用，利用内部的多路开关，从时间上来区分地址与数 据。当CPU访问存储器或外设时，先输出访问地址，由外 部锁存器锁存地址，再读/写所需要的数据。它可输入/输 出（双向），三态输出。
（2）WR 写信号（输出，三态），低电平有效，在执 行存储器或I/O端口的写操作时输出的一个选通信号。
（3）INTA 中断响应信号（输出），低电平有效，是 8088响应外部INTR而发出的响应回答信号。
（4）ALE 地址锁存允许信号（输出），高电平有效， 是8088发出的选通脉冲，将地址锁存到外部地址锁存器中。
•当等待状态逻辑电路产生的准备就绪RDY及对应地址允许信号 AEN有效时，使8284和时钟同步产生准备就绪READY信号。
Intel 8284内部电路框图：
四、最小组态下的CPU系统 将上述器件组合起来，便可构成CPU系统（P179、
图4－7）。
● 高4位地址，低8位地址，∵分时复用，∴必须外锁存， 中间8位可以锁存或加244缓冲，在此全部锁存。
3、最大组态下的引线：
（1）S2，S1，S0 三个状态信号（输出，三态），当 8088工作在最大组态时，没有WR，DEN，DT/R，IO/M等 对存储器和I/O端口进行读/写操作的直接控制信号输出。 这些读/写操作信号，由总线控制器8288根据8088提供的 这三根状态信号译码后输出。三状态编码后所对应的操作 P173、表4-1所示， 即现行总线周期。
（2）A15～A8 中间8位地址线，内部有锁存， 他只能输出，三态输出。
（3）A19～A16/S6～S3 高四位地址/状态线，地址与状
态分时复用。4位地址也由外部锁存，先输出地址，后输 出状态。只能输出，三态输出。
S6
S5
不用 表示F的IF位
S4 S3 0 0 ES
0 1 SS
Hale Waihona Puke Baidu
1 0 CS
1 1 DS
在系统总线上，总线的裁决根据8088系统的多总线 裁决规程进行。
80286微机的控制核心——80286CPU，82284时钟 产生器，373×3（8282×3）地址锁存24位AB， 245×2（8286×2）数据（16为DB）收/发器，82288
总线控制器。
386/486微机也一样，也是由时钟产生器，地址锁 存，数据收/发器，总线控制器及一些门电路组成。 （注：无专用的82384/82484，时钟电路也是由门组成； AB、DB的位数不同）。