超大规模集成电路设计-第二讲-设计指标
超大规模集成电路分析与设计
软件：SPICE； 设计技术特点：电路模拟和版图的设计验证
➢ 第二代IC CAD系统
技术特点： （1）以原理图为基础的EDA系统，以仿真和自动布局布线为核心 （2）自动综合器使被动的对设计结果的分析验证转为主动去选 择一个最佳的设计 结果。
➢ 第三代IC CAD系统
技术特点： （1）在用户与设计者之间开发了一种虚拟环境。 （2）各种硬件描述语言的出现（VHDL、Verilog HDL等） （3）高级抽象的设计构思手段（框图、状态图和流程图）
自顶向下的设计方法
行为级设计 算法描述 寄存器传输级 门级 电路级
版图级（物理级）
2. CMOS集成电路制造技术
2.1 半导体材料-硅（Silicon）
➢ 集成电路制造中最常用的一种材料，本征状态下是一种半导体 材料。
➢ 硅片的制备(西门子工艺：冶金级 SGS )
1. SiC（s）+ SiO2(s) 2. Si(s) + 3HCl(g) 3. 2SiHCl3(g) + 2H2(g)
2.2 硅片的制备 （7）
超净间（Cleanroom）
一个净化过的空间，它以超净空 气把芯片制造与外界的沾污隔离开 来。
级别 1 10 100 1000 10，000 100，000
0.1μm 3.50×10 3.50×102
0.2μm 7.70 7.50×10 7.50×102
0.3μm 3.00 3.00×10 3.00×102
1.2集成电路设计的发展（3）
EDA技术的发展方向
➢ 更广（产品种类越来越多） ➢ 更快（设计周期越来越快） ➢ 更精（设计尺寸越来越精细） ➢ 更准（一次成功率越来越高） ➢ 更强（工艺适用性和设计自动化程度越来越高）
《超大规模集成电路设计》考试习题(含答案)完整版
1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？集成电路的发展过程:•小规模集成电路(Small Scale IC，SSI)•中规模集成电路(Medium Scale IC，MSI)•大规模集成电路(Large Scale IC，LSI)•超大规模集成电路(Very Large Scale IC，VLSI)•特大规模集成电路(Ultra Large Scale IC，ULSI)•巨大规模集成电路(Gigantic Scale IC，GSI）划分集成电路规模的标准2．超大规模集成电路有哪些优点？1. 降低生产成本VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少.2.提高工作速度VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得.3. 降低功耗芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降.4. 简化逻辑电路芯片内部电路受干扰小,电路可简化.5.优越的可靠性采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。
6.体积小重量轻7.缩短电子产品的设计和组装周期一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度.3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。
1、形成N阱2、形成P阱3、推阱4、形成场隔离区5、形成多晶硅栅6、形成硅化物7、形成N管源漏区8、形成P管源漏区9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？互连线的要求低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化）与器件之间的接触电阻低长期可靠工作可能的互连线材料金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）5．在进行版图设计时为什么要制定版图设计规则？—片集成电路上有成千上万个晶体管和电阻等元件以及大量的连线。
超大规模集成电路第二章汇总
源
交迭
漏
晶体管的寄生参数，继续
n n
栅电容Cg由MOS管的有效区面积(W×L)决定。 栅与源、漏极间的交迭电容Cgs、Cgd，由源/栅间与漏/栅间的交迭长度 决定『以及W』，与MOS管的L的无关 ★ Cgs = Col W Cgs也被称作栅/衬底间的交迭电容『通常源与衬底相连』
n
晶体管的寄生参数，继续
金属2
金属1
金属1
连线电阻
n
任意尺寸的正方形的电阻是常数:
趋肤效应+
n n
在低频的情况下，绝大多数的铜导体的横截面都载有电流。 当频率增加时，电流趋向导体的表面。 ★ 反向电动势Back EMF[electromotive force]导致了导体内部的反向电流。 趋肤效应在GHz频率时非常重要。
★ 此设计可以在较宽范围的工艺上等比伸缩 ★ 此设计可以支持多个厂商 ★ 此设计具有教学用途
★ 因此，具有相对的稳定性
与设计规则
n n n n
是最小特征尺寸 在VLSI设计，描述是等比（缩小） 寄生参数通常不采用单位描述 与电源电压相同的逻辑电平，也可以通过描述
连线规则
6
金属3
3
3 2 3 3
电流-电压关系，亚阈值
VDS = V GS-VT 2 ID (m A) 线性区 VGS = 5V
饱和区 VGS = 4V
平 方 关 系
0.020
ID
0.010 亚阈值电流
1
VGS = 3V
VGS = 2V VGS = 1V 4.0 5.0
0.0
1.0
2.0 3.0 VDS (V)
0.0
1.0 2.0 VT VGS (V)
数字超大规模集成电路设计
数字超大规模集成电路设计数字超大规模集成电路设计数字超大规模集成电路（VLSI）是一种特殊类型的集成电路，由数百万个晶体管构成，可用于各种应用，例如计算机处理器、数字信号处理器、存储器和网络芯片。
设计数字超大规模集成电路需要专业的知识和技术，严格的设计过程和流程可以确保电路的性能和可靠性达到最佳水平。
数字超大规模集成电路设计的主要步骤包括电路规划、逻辑设计、物理设计和验证等四个阶段。
下面将对这四个过程分别详细介绍。
1. 电路规划电路规划是设计数字超大规模集成电路的第一步，它需要确定电路的总体结构和功能。
在这个阶段，设计师需要与客户或团队成员讨论需求和预期的目标，以确定应满足的功能和性能要求。
电路规划需要在不同的层次上考虑电路的结构，例如芯片层、宏单元层、模块层和单元层，以确保整个电路都经过了全面的思考和验证。
2. 逻辑设计在电路规划阶段完成后，设计师需要开始进行逻辑设计，这是将电路的功能和结构转化为数字逻辑块的过程。
设计师可以使用各种电子设计自动化（EDA）工具来实现逻辑设计，通常使用硬件描述语言（HDL）来表示电路的行为和结构。
逻辑设计包括几个不同的步骤，例如：逻辑合成：将高层次的行为描述转化为门级或寄存器传输级别的等效电路。
时序分析：确保电路满足时序约束和时钟周期。
优化布局和布线：通过逻辑综合和布局布线工具优化电路，以实现更好的性能和功耗。
3. 物理设计物理设计阶段是将逻辑电路实现为实际电路的过程，包括立即设计、布局规划、布线、物理验证等。
立即设计：确定电路各个模块的精确位置，以及电路的层次和结构。
布局规划：根据立即设计结果生成电路的初始布局方案，包括放置模块、布线规划以及时钟树设计等。
布线：将布局好的模块进行线路连接，生成物理电路，并进行布线优化、电容和电感提取，确定线路的延迟等等。
物理验证：设计师对所生成的物理电路进行验证，包括逻辑验证、时序验证、数据库校验等，以确保电路的功能与预期相符，而且其性能达到标准。
超大规模集成电路设计
PentiumPro
当前：超大规模集成电路(VLSI)时代
为什么采用VLSI：人们对电子系统的需要
★ 功能要求越来越复杂：电路规模 ★ 性能要求越来越优良：速度、功耗 ★ 成本相对来讲最好低一点：尺寸
由于集成电路在电子系统中的核心作用，集成电路在系统功能、 性能和成本中所起的作用是关键性的
集成电路的三个关键特性（功能要求定下来的前提下）
课程参考书
（仅适用于Part 1） 中文版 《现代VLSI设计——系统芯片设计》（原书第三版）
[美]韦恩•沃尔夫 著 科学出版社
该书的前半部分 （Chap1-6）
英文版 Modern VLSI Design: System-on-Chip Design, 3th
by Wayne Wolf
绪 论
1. IC：从设计、制造、封装、测试到芯片产品
IC设计与EDA技术/EDA工具 (1)
• EDA（Electronic Design Automatic，电子设计自动化) 是指以计 算机为工作平台的电子CAD工具软件集 • EDA工具使得设计者的工作仅限于利用软件的方式，就能完成对 系统硬件功能和性能的实现 • 集成电路设计从一开始就依赖于EDA技术及工具，离开EDA技术 集成电路设计将寸步难行。而且随着技术的进步，集成电路的设 计越来越依赖EDA工具
• 数字IC中，数字ASIC与FPGA/CPLD 的区别 – ASIC：需制作掩模
• 设计时间长，硬件不能升级 • 芯片面积小，性能可以得到较好的优化 • 适合芯片需求量大的场合：片量用于平摊昂贵的光罩掩模制版 费，降低单片生产成本
– FPGA/CPLD：可以编程，不需要后端设计/制作掩模
• • • • 开发门槛较低，设计时间较短，可方便和快速地升级优化硬件 芯片面积大，性能不够优化 适合芯片需求量小的场合：不用支付昂贵的光罩掩模制版费 作为数字ASIC设计流程中的必要步骤：ASIC设计中前端设计 的FPGA原型验证（HDL功能验证）
超大规模集成电路设计
超大规模集成电路设计随着半导体工业的发展和工艺的深入,VLSI(超大规模集成电路)设计正迅速地向着规模越来越大,工作频率越来越高方向发展。
显而易见,规模的增大和频率的提高势必将产生更大芯片的功耗,这对芯片封装,冷却以及可靠性都将提出更高要求和挑战,增加更多的成本来维护这些由功耗所引起的问题。
而在便携式设备领域,如智能手机、手提电脑等现在智能生活的必需品对芯片功耗的要求更为严格和迫切。
由于时钟树工作在高频状态,随着芯片规模增大,时钟树规模也迅速增大,通过集成clockgating电路降低时钟树功耗是目前时序数字电路系统设计时节省功耗最有效的处理方法。
Clockgating的集成可以在RTL 设计阶段实现,也可以在综合阶段用工具进行自动插入。
由于利用综合工具在RTL转换成门级网表时自动插入clockgating的方法简单高效,对RTL无需进行改动,是目前广为采用的clockgating集成方法。
综合工具如果使用clockgating技术,那么对应的RTL综合所得的门级网表电路将如图2所示。
图中增加了由LATCH和AND所组成的clockgatingcell,LATCH的LD输入端为registerbank的使能信号,LG 端(即为LATCH的时钟电平端)为CLK的反,LATCH的输出ENL和CLK信号相与(ENCLK)作为registerbank的时钟信号。
如果使能信号EN为高电平,当CLK为低时,LATCH将输出EN的高电平,并在CLK为高时,锁定高电平输出,得到ENCLK,显然ENCLK的togglerate要低于CLK,registerbank只在ENCLK的上升沿进行新的数据输出,在其他时候保持原先的DATAOUT。
从电路结构进行对比,对于一组registerbank(n 个registercell)而言只需增加一个clockgatingcell,可以减少n个二路选择器,节省了面积和功耗。
从时序分析而言,插入clockgatingcell之后的registerbankENCLK的togglerate明显减少,同时LATCHcell的引入抑制了EN信号对registerbank的干扰,防止误触发。
超大规模集成电路
目录摘要 (1)关键词 (1)Abstract (1)Key words (1)1 引言 (1)2 超大规模集成电路的设计要求 (1)3 超大规模集成电路的设计策略 (2)3.1层次性 (2)3.2模块化 (2)3.3规则化 (2)3.4局部化 (2)4 超大规模集成电路的设计方法 (3)4.1 全定制设计方法 (3)4.2 半定制设计方法 (4)4.3 不同设计方法的比较 (5)5 超大规模集成电路的设计步骤 (6)5.1 系统设计 (7)5.2 功能设计 (7)5.3 逻辑设计 (7)5.4 电路设计 (7)5.5 版图设计 (7)5.6 设计验证 (8)5.7 制造 (8)5.8 封装和测试 (8)6 超大规模集成电路的设计流程 (8)6.1 总体的设计流程 (8)6.1.1高层次综合 (8)6.1.2逻辑综合 (8)6.1.3 物理综合 (9)6.2 详细的设计流程 (9)7 超大规模集成电路的验证方法 (9)7.1 动态验证 (9)7.2 静态验证 (9)7.3 物理验证 (9)8 总结 (9)致谢 (10)参考文献 (10)超大规模集成电路网络工程专业学生孙守勇指导教师吴俊华摘要：随着集成电路的高速发展，集成电路的设计显得越来越重要，目前设计能力滞后于制造工艺已成为世界集成电路产业的发展现状之一。
为了明确超大规模集成电路设计的理想方法，首先对超大规模集成电路的设计要求进行了调查，然后对超大规模集成电路的设计策略进行了研究，探讨了超大规模集成电路的不同设计方法，并对不同的设计方法做出了比较，明确了超大规模集成电路的设计步骤及设计流程，最后探讨了超大规模集成电路的验证方法。
关键词：集成电路设计方法步骤Very Large Scale IntegrationStudent Majoring in Network Engineering Sun ShouyongTutor Wu JunhuaAbstract:With the high speed development of integrated circuit, the design of integrated circuit is becoming more and more important. At present, the design capacity behind manufacture technology has become one of the world's integrated circuit industry development current situation. In order to specify the ideal method of VLSI design, first of all, the requirements of VLSI was investigated, then, the design strategy of VLSI is studied. Discuss different methods of VLSI, and made a comparison of different methods. Clear and definite the design steps of very large scale integrated circuit and the design process, finally, discuss the validation method of very large scale integrated circuit.Key words：integrated circuit; design; method; step1引言自从1959年集成电路诞生以来，经历了小规模（SSI）、中规模（MSI）、大规模（LSI）的发展历程，目前已进入超大个规模(VLSI)和甚大规模集成电路(ULSI)阶段，集成电路技术的发展已日臻完善，集成电路芯片的应用也渗透到国民经济的各个部门和科学技术的各个领域之中，对当代经济发展和科技进步起到了不可估计的推动作用。
超大规模集成电路的设计方法 (2)
超大规模集成电路课程论文题目：超大规模集成电路的设计方法院系：xxxxxxxxx专业：xxxxxxxxxxxx年级：xxxxxxxxx学号：xxxxxxxxxxx姓名：xxxxxx指导老师：xxxxxxxxxx完成时间：xxxxxxxxxxx超大规模集成电路的设计方法作者：xxxx指导老师：xxxxxxxxxxxxxxxxx摘要：本文在概述超大规模集成电路设计步骤上，详细的论述了各种设计集成电路的方法，讨论了全定制法、标准单元设计方法、积木块设计方法、门阵列设计方法以及可编程逻辑器件设计方法的特点和适用范围。
关键词：集成电路;全制定法;标准单元设计法Abstracts：On the basis of VLSI design method, this thesis detailed expounds the methods of design of integrated circuits, discusses the custom law, full customization method, standard unit design method ,building block design ,gate array method and design method of programmable logic devices 's characteristics and applicability.Keywords: integrate circuit;full customization method;standard unit design method1 引言所谓集成电路就是将晶体管、电阻、电容、等各种电子元器件以相互联系的状态集成到半导体材料（主要是硅）或者绝缘体材料薄层片子上，再用一个管壳将其封装起来，构成一个完整的、具有一定功能的电路或系统。
自1959年以来，集成电路技术发生了惊人的变化。
lect2-mipsexCMOS超大规模集成电路设计课件
– Hint: use instruction encodings below
for m aet xam ple
6
5
R add $rd, $ra, $0rb
How should logic be implemented? – NANDs and NORs vs. ANDs and ORs? – Fan-in and fan-out? – How wide should transistors be?
These choices affect speed, area, power Logic synthesis makes these choices for you
You’ll build this processor in the labs – Illustrate the key concepts in VLSI design
CMOS VLSI Design 4th Ed.
8
Instruction Set
CMOS VLSI Design 4th Ed.
Structured Design Design Partitioning
CMOS VLSI Design 4th Ed.
4
Structured Design
Hierarchy: Divide and Conquer – Recursively system into modules
Regularity – Reuse modules wherever possible – Ex: Standard cell library
第二讲集成电路版图设计规则
- 1.5mA 最大电流密度
/um
-
- 禁止并行金属线90度拐角，用135
度拐角代替
a
c.2
b
c.1 c.2
设计规则 via
定义为两层金属之 间的连接孔
符号 尺寸
含义
12.a .7*.7 过孔最小面积
12.b 0.8 过孔间距
12.d~f - 接触孔、poly-poly电容和栅 上不能打过孔
12.g 0.4 金属1对过孔的最小覆盖
6.d 6.e 6.f 6.g
尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -
含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距 做关键电容时的间距 电容底板对顶板的最小覆盖 电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿
– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用
• 版图设计准则(‘Rule’ for performance)
– 匹配 – 抗干扰 – 寄生的优化 – 可靠性
引言
• 芯片加工：从版图到裸片
制
加
版
工
是一种多层平面“印刷”和 叠加过程，但中间是否会 带来误差？
引言
一个版图的例子：
习）
VDD
15k
OUT IN 80/0.8
又试问NMOS晶体管的漏极面积和周长是多 少？
设计规则的运用
• TASK3：设计一个简单开关电容电路 （练习）
f1 IN
30/0.6 X
f2 OUT
60/0.6 2pF 6/0.6 12/0.6
又试问X点的寄生电容如何计算？
第二讲集成电路版图设计规则
（第二讲）一. 集成电路设计基础1.4 版图设计规则 Design Rule李福乐 清华大学微电子所上一讲主要内容• 课程介绍 • 集成电路设计背景知识 • 硅栅CMOS集成电路版图流程 • CMOS工艺中集成元件的版图、结构和电特性版图设计规则Design Rule• 引言 • 设计规则(Topological Design Rule)– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用• 版图设计准则(‘Rule’ for performance)– 匹配 – 抗干扰 – 寄生的优化 – 可靠性引言• 芯片加工：从版图到裸片制加版工是一种多层平面“印刷”和 叠加过程，但中间是否会 带来误差？引言一个版图的例子：引言加工后得到的实际芯片版图例子：1引言• 加工过程中的非理想因素– 制版光刻的分辨率问题 – 多层版的套准问题 – 表面不平整问题 – 流水中的扩散和刻蚀问题 – 梯度效应引言• 解决办法– 厂家提供的设计规则(topological design rule)，确保完成设计功能和一定的芯片成 品率，除个别情况外，设计者必须遵循– 设计者的设计准则(‘rule’ for performance)，用以提高电路的某些性 能，如匹配，抗干扰，速度等设计规则(topological design rule)基本定义(Definition) WidthEnclosure设计规则ExtensionExtensionSpace SpaceOverlap1.请记住这些名称的定义 2.后面所介绍的 layout rules 必须熟记，在画layout 时须遵守这些规则。
上华0.6um DPDM CMOS工艺拓扑 设计规则版图的层定义N-well P+ implantpoly1contactvia High Resistoractive N+ implantpoly2 metal1metal2设计规则 Nwell符号 尺寸含义1.a 3.0 阱的最小宽度1.b 4.8 不同电位阱的阱间距1.c 1.5 相同电位阱的阱间距P+ Active gb P+ fe N+ ActiveN+ c da2设计规则 Nwell符号 尺寸含义1.d 0.4 阱对其中N+有源区最小覆盖1.e 1.8 阱外N+有源区距阱最小间距1.f 1.8 阱对其中P+有源区最小覆盖1.g 0.4 阱外P+有源区距阱最小间距P+ Active gb P+ fe N+ ActiveN+ c da设计规则 active符号 尺寸含义2.a 0.6 用于互连的有源区最小宽度2.b 0.75 最小沟道宽度2.c 1.2 有源区最小间距aN+ c.4b P+P+ c.2ac.3 N+c.1 N+b设计规则 poly1可做MOS晶体管栅极、 导线、poly-poly电容的 下极板符号 尺寸含义4.a 0.6 用于互连的poly1最小宽度4.b 0.75 Poly1最小间距4.c 0.6 最小NMOS沟道长度4.d 0.6 最小PMOS沟道长度eeN+fbgcP+fbgadb设计规则 poly1可做MOS晶体管栅极、 导线、poly-poly电容的 下极板符号 尺寸含义4.e 0.6 硅栅最小出头量4.f 0.5 硅栅与有源区最小内间距4.g 0.3 场区poly1与有源区最小内 间距eeN+fbgcP+fbgadb设计规则 High Resistor在Poly2上定义高阻区符号 尺寸含义5.a 2.0 高阻最小宽度5.b 1.0 高阻最小间距5.c 1.0 高阻对poly2的最小覆盖5.d 1.0 高阻与poly2的间距d/f ce ha bf设计规则 High Resistor其上禁止布线 高阻层定义电阻长度 Poly2定义电阻宽度d/f c符 尺寸 号含义5.e 0.6 高阻与poly2电阻接触孔间距5.f 0.8 高阻与低阻poly2电阻的间距5.g 0.5 高阻与有源区的间距5.h 1.0 高阻与poly1电阻的间距a behf3设计规则 poly2可做多晶连线、多晶 电阻和poly-poly电容 的上极板符号 6.a 6.b 6.c6.d 6.e 6.f 6.g尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距 做关键电容时的间距 电容底板对顶板的最小覆盖 电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿c j ibdea设计规则 poly2可做多晶连线、多晶 电阻和poly-poly电容 的上极板符号 6.h 6.i 6.j 6.k 6.l 6.m尺寸含义0.8 poly2做导线时的最小宽度1.0 poly2做电阻时的最小间距1.0 Poly2电阻之间的最小间距- Poly2不能用做栅0.5 电阻Poly2对接触孔最小覆盖- 除做电容外，Poly2不能与 poly1重叠c j ibdea设计规则 implantb a符号 尺寸含义8.a 0.9 注入区最小宽度8.b 0.9 同型注入区最小间距8.c 0.6 注入区对有源区最小包围8.d 0.6 注入区与有源区最小间距Hc d N+Ef设计规则 implant符号 尺寸含义8.E 0.75 N+(P+)注入区与P+(N+)栅 间距8.f 0.75 N+(P+)注入区与N+(P+)栅 间距8.H 0 注入区对有源区最小覆盖 （定义butting contact）Hb ac d N+Ef设计规则 contact定义为金属1与扩散 区、多晶1、多晶2 的所有连接！符号 尺寸含义10.a .6*.6 接触孔最小面积10.a.1 .6*1.6 N+/P+ butting contact面积10.b 0.7 接触孔间距dgcafaba.1 ec.3g设计规则 contact符号 尺寸含义10.c 0.4 有源区,(d, e)Poly1, Poly2对最小孔最小覆盖10.c.3 0.8 有源区对butting contact最小覆盖10.f 0.6 漏源区接触孔与栅最小间距10.g 0.6 Poly1,2上孔与有源区最小间距dgcafaba.1 ec.3g4设计规则 metal1符号 尺寸含义11.a 0.9 金属1最小宽度11.b 0.8 金属1最小间距11.c.1 0.3 金属1对最小接触孔的最小覆盖11.c.2 0.6 金属1对butting contact的最小覆盖- 1.5mA 最大电流密度/um-- 禁止并行金属线90度拐角，用135度拐角代替ac.2bc.1 c.2设计规则 via定义为两层金属之 间的连接孔符号 尺寸含义12.a .7*.7 过孔最小面积12.b 0.8 过孔间距12.d~f - 接触孔、poly-poly电容和栅 上不能打过孔12.g 0.4 金属1对过孔的最小覆盖12.h 0.5 过孔与接触孔的最小间距建议 12.k0.5 Poly与有源区对过孔的最小 间距或覆盖1.5mA 单个过孔的最大电流agbhh设计规则 metal2可用于电源线、地 线、总线、时钟线 及各种低阻连接符号 尺寸含义13.a 0.9 金属2最小宽度13.b(e) 0.8 金属2最小间距13.c 0.4 金属2对过孔的最小覆盖13.d 1.5 宽金属2与金属2的最小间距13.f - 禁止并行金属线90度拐角，用 135度拐角代替13.h 1.5mA 最大电流密度 /umac be dd Width>10um设计规则 power supply line由于应力释放原符号 尺寸含义则，在大晶片上会17.a 20.0 金属2最小宽度存在与大宽度金属17.b 300.0 金属2最小长度总线相关的可靠性 问题。
第02讲——测试过程和设备 超大规模集成电路测试技术课件(共45张PPT)
Uses of ATE test data / 目的(mùdì): Reject bad DUTS or quality sort Fabrication process information Design weakness information Devices that did not fail are good only if tests covered
Need to understand parametric testing/理解参数测试
Used to take setup, hold time measurements
Use to compute VIL , VIH , VOL , VOH , tr , tf , td ,
IOL, IOH , IIL, IIH
Tuned to specific systems application
方法：Often done for a random sample of devices
Sample size depends on device quality and system reliability requirements
目的： Avoids putting defective device in a
system where cost of diagnosis exceeds incoming
inspection cost
2021/10/13
14
第十四页，共45页。
3. Test Specifications & Plan 测试(cèshì)标准和方案
阶段：量产前 目的：确保设计正确，满足所有标准
任务：进行功能测试和参数测试，甚至内部节 点的测试：
超大规模集成电路课程设计报告
目录1．目的与任务 (2)2.教学内容基要求 (2)3.设计的方法与计算分析 (2)3.1 74HC139芯片简介 (3)3.2电路设计 (4)3.3功耗与延迟估算 (13)4.电路模拟 (15)4.1直流分析 (16)4.2 瞬态分析 (17)4.3 功耗分析 (19)5.版图设计 (21)5.1 输入级的设计 (21)5.2 内部反相器的设计 (21)5.3输入和输出缓冲门的设计 (22)5.4内部逻辑门的设计 (22)5.5输出级的设计 (23)5.6连接成总电路图 (24)5.3版图检查 (24)6.总图的整理 (25)7.经验与体会 (26)8.参考文献 (27)附录A 电路原理图总图（一半） (28)附录B 总电路版图（无焊盘） (29)附录C总电路版图（加焊盘） (30)集成电路课程设计1. 目的与任务本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。
2. 教学内容基本要求2.1课程设计题目及要求器件名称：含两个2-4译码器的74HC139芯片 要求电路性能指标：⑴可驱动10个LSTTL 电路（相当于15pF 电容负载）； ⑵输出高电平时，OH I ≤20uA,min,OH V =4.4V; ⑶输出低电平时，OLI ≤4mA ，manOL V , =0.4V⑷输出级充放电时间r t =f t ，pd t＜25ns ；⑸工作电源5V ，常温工作，工作频率work f =30MHZ ，总功耗max P =15mW 。
2.2课程设计的内容 1. 功能分析及逻辑设计； 2. 电路设计及器件参数计算； 3. 估算功耗与延时； 4. 电路模拟与仿真； 5. 版图设计；6. 版图检查：DRC 与LVS ；7. 后仿真(选做)；8. 版图数据提交。
超大规模集成电路设计 设计指标
252 dies/wafer (remember, wafers round & dies square) die yield of 16% 252 x 16% = only 40 dies/wafer die yield !
1 VOH and 0 VOL
V(x)
V(y)
VOH = ! (VOL) VOL = ! (VOH)
Difference between VOH and VOL is the logic or signal swing Vsw
VLSI Design – 2,3 .10
REN, Tongji Univ., 2014
Cost of Integrated Circuits
NRE (non-recurring engineering) costs
Fixed cost to produce the design
- design effort - design verification effort - mask generation
Reliability, robustness
Noise margins Noise immunity
Performance
Speed (delay) Power consumption; energy
Time-to-market
VLSI Design – 2,3 .2
REN, Tongji Univ., 2014
超大规模集成电路CAD 第二章 VLSI设计方法
2014-4-21
15
第2章 VLSI概述设计方法
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
布线通道
图2-2
2014-4-21
Macro Cell–Based
16
第2章 VLSI概述设计方法
基于单元的IC的特点
All mask layers are customized— transistors and interconnect ： IC 的所有 掩膜层，包括晶体管和连线都是特意设计的。 Custom blocks can be embedded：宏单元可以 根据需要嵌入到IC版图中，与其它宏单元以及 标准单元一起连线。 基于标准单元的ASIC设计快于全定制设计 仍需要制作全部的掩膜 Manufacturing lead time is about eight weeks.
定义 What is Sem-Custom？ 所谓半定制电路设计： 是指以预先设计并经过验证的单元为基础，从事具体电 路的有关设计。也就是说，厂家预先把一些基本门或其 它单元的功能级电路与版图设计好，并提供给系统设计 者，作为他们从事电路设计的基本单元。这样设计者就 不涉及单元电路内部器件之间的互连，而只要把这些基 本单元进行合理的布局和相互连线就可以了。因此，半 定制设计方法是一种面向逻辑级设计。（设计者在厂家 提供的半成品基础上继续完成最终的设计，一般是在成 熟的通用母片基础上追加某些互连线或某些专用电路的 互连线掩膜，因此设计周期短。）N-Si NhomakorabeaP阱
(a ) 掩膜版 2
薄氧化层 N-Si
(b )
多晶硅栅
掩膜版 3
N-Si
2014-4-21
(c)
20
超大规模集成电路设计基础-第二章
输和控制逻辑信号的电子器件，它的工作在很多 方面都非常象理想开关。 互补MOS（CMOS）采用两种类型的MOSFET 构建逻辑电路：nFET和pFET
栅 栅
源
漏
漏
源
nFET符号
pFET符号
布尔量与电参量之间的转换关系：
布尔量与电参量之间的转换关系：
辑；
g a b
两高电平有效的开关并联可实现不完整的“或”
逻辑；
f ab
低电平有效开关的工作情况：
A＝1 A＝0
x
y
x
y
y x A
iff
A0
两低电平有效的开关可串联实现不完整的 “或非”逻辑
h a b a b
两低电平有效的开关并联可实现不完整的 “与非”逻辑y a b a b
1 VDD
a
输入 b c
控 制 块
SWp
f（a，b，c） 输出
SWn 0 VSS
两种可能输入情况下的工作情况：
互补对：
CMOS逻辑电路基于用晶体管互补对做 开关的概念。一个互补对由一个pFET和 一个nFET组成，它们的栅端连在一起， 如下图所示： 至V
DD
pFET x nFET
至VSS
两种可能输入情况下的工作情况：
g ( x, y ) x y x y 1 x y 0 x y 0 x y 0
构建逻辑门的一种路径是利用卡诺图，由卡诺
图可以得到以下逻辑表达式：
g ( x, y ) x y 1 x 0 y 0
表达式中的每一项代表连至输出的FET路径。
CMOS超大规模集成电路设计课件
11
Corollaries
Many other factors grow exponentially – Ex: clock frequency, processor performance
1: Circuits & Layout
CMOS VLSI Design 4th Ed.
12
CMOS Gate Design
Integration Levels
SSI: 10 gates
MSI: 1000 gates
LSI:
[Moore65] Electronics Magazine
10,000 gates
VLSI: > 10k gates
9
1: Circuits & Layout
CMOS VLSI Design 4th Ed.
And Now…
1: Circuits & Layout
CMOS VLSI Design 4th Ed.
10
Feature Size
Minimum feature size shrinking 30% every 2-3 years
1: Circuits & Layout
CMOS VLSI Design 4th Ed.
Activity: – Sketch a 4-input CMOS NOR gate
A B C D Y
Hale Waihona Puke 1: Circuits & Layout
CMOS VLSI Design 4th Ed.
13
Complementary CMOS
Complementary CMOS logic gates – nMOS pull-down network – pMOS pull-up network inputs – a.k.a. static CMOS
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Die cost is strong function of die area
proportional to the third or fourth power of the die area
VLSI Design – 2,3 .7
REN, Tongji Univ., 2014
Examples of Cost Metrics (circa 1994)
VLSI Design – 2,3 .8
REN, Tongji Univ., 2014
Reliability
Noise in Digital Integrated Circuits
Noise – unwanted variations of voltages and currents at the logic nodes From two wires placed side by side
capacitive coupling
- voltage change on one wire can influence signal on the neighboring wire - cross talk
v(t)
inductive coupling
- current change on one wire can influence signal on the neighboring wire
VLSI Design – 2,3 .5
REN, Tongji Univ., 2014
Recurring Costs
cost of die + cost of die test + cost of packaging variable cost = ---------------------------------------------------------------final test yield cost of die cost of wafer = ----------------------------------dies per wafer × die yield
V(y) "1" VOH VIH Undefined Region VIL "0" VOL Slope = -1 VOL VIL VIH V(x) VOH
Slope = -1
VLSI Design – 2,3 .12
REN, Tongji Univ., 2014
Noise Margins
For robust circuits, want the “0” and “1” intervals to be a s large as possible
Steady-state parameters of a gate – static behavior – tell how robust a circuit is with respect to both variations in the manufacturing process and to noise disturbances.
v0 v1 v2 v3 v4 v5 v6
5
V (volts)
v2 v0
3 1 -1 0 2
v1
4 t (nsec)
6
8
10
VLSI Design – 2,3 .15
REN, Tongji Univ., 2014
Conditions for Regeneration
v0 v1 v2 v3 v4 v5 v6
REN, Tongji Univ., 2014
VLSI Design – 2,3 .16
Noise Immunity
Noise margin expresses the ability of a circuit to overpower a noise source
Cost of Integrated Circuits
NRE (non-recurring engineering) costs
Fixed cost to produce the design
- design effort - design verification effort - mask generation
DC Operation
Voltage Transfer Characteristics (VTC)
Plot of output voltage as a function of the input voltage
V(y) f V(y)=V(x)
V(x)
V(y)
VOH = f (VIL)
VM VOL = f (VIH) VOL
Switching Threshold
VOH
V(x)
VLSI Design – 2,3 .11
REN, Tongji Univ., 2014
Mapping Logic Levels to the Voltage Domain
The regions of acceptable high and low voltages are delimited by VIH and VIL that represent the points on the VTC curve where the gain = -1
设计指标 Design metrics
VLSI Design – 2,3 .1
REN, Tongji Univ., 2014
Fundamental Design Metrics
Functionality
Cost
NRE (fixed) costs - design effort RE (variable) costs - cost of parts, assembly, test
1 VOH and 0 VOL
V(x) V(y) VOH = ! (VOL) VOL = ! (VOH)
Difference between VOH and VOL is the logic or signal swing Vsw
REN, Tongji Univ., 2014
VLSI Design – 2,3 .10
Reliability, robustness
Noise margins Noise immunity
Performance
Speed (delay) Power consumption; energy
Time-to-market
REN, Tongji Univ., 2014
VLSI Design – 2,3 .2
Digital circuits perform operations on Boolean variables x {0,1} A logical variable is associated with a nominal voltage level for each logic state
i(t)
VDD
From noise on the power and ground supply rails
can influence signal levels in the gate
REN, Tongji Univ., 2014
VLSI Design – 2,3 .9
Static Gate Behavior
Influenced by the design complexity and designer productivity More pronounced for small volume products
Recurring costs – proportional to product volume
VDD
VOH NMH = VOH - VIH Noise Margin High Noise Margin Low VOL NML = VIL - VOL "0" Gnd Gate Output Gnd Gate Input
VDD
"1" VIH Undefined Region VIL
Large noise margins are desirable, but not sufficient …
Metal Line Wafer Defects Area Dies/ Yield Die layers width cost /cm2 (mm2) wafer cost 386DX 2 0.90 $900 1.0 43 360 71% $4 486DX2 3 0.80 $1200 1.0 81 181 54% $12 PowerPC 4 0.80 $1700 1.3 121 115 28% $53 601 HP PA 3 0.80 $1300 1.0 196 66 27% $73 7100 DEC 3 0.70 $1500 1.2 234 53 19% $149 Alpha Super 3 0.70 $1700 1.6 256 48 13% $272 SPARC Pentium 3 0.80 $1500 1.5 296 40 9% $417 Chip
silicon processing
- also proportional to chip area
assembly (packaging) test fixed cost cost per IC = variable cost per IC + ----------------volume