数字系统设计与FPGA专题实验

ALTERA
XILINX
FPGA： SPARTANIII系列 Virtex系列 CPLD： coolrunnerII系列
PLD Design Flow
Design Specification
Design Entry/RTL Coding
- Behavioral or Structural Description of Design
可编程逻辑器件原理及应用 数字系统设计与CPLD专题实验
符均
电信学院数据广播研究中心 ts4@mail.xjtu.edu.cn 西一楼803 bbs帐户:fujun 科研: 数据广播系统，DVB，DAB；数字系统设计； 硬件设计； 教学: 数字逻辑、数字系统设计与CPLD应用, 辅导研究生课程《可编程逻辑器件原理及应用》 竞赛: 全国电子线路竞赛辅导、SOPC设计竞赛辅导 其它
OLMC I 2
8
19
I/O/Q
OLMC
15
18
I/O/Q
I
3
16
OLMC
23
17
I/O/Q
I
4
24
OLMC
31
16
I/Owk.baidu.comQ
I
5
32
OLMC
39
15
I/O/Q
I
6
40
OLMC
47
14
I/O/Q
I
7
48
OLMC
55
13
I/O/Q
I
8
56
OLMC
63
12
I/O/Q
I
9
OE
11
I/OE
CPLD结构与工作原理
参考资料
参考资料：
《CPLD技术及其应用》宋万杰 等编著 西安电子科大出版社出版 《VHDL硬件描述语言与数字逻辑电路设计》 侯伯亨 顾新 等编著 西安电子科技大学出版社 《挑战SOC》 相关网址：www.fpga.com.cn
可编程逻辑器件概念
FPGA：Field Programmable Gates Array CPLD：Complex Programmable Logic Device SOC:system on chip 主流公司： Altera、Xilinx等
简要的说就是可以根据需要任意设计完成相 应功能的数字集成电路芯片系统。 数字电路的积木游戏。
相关专业名词
GAL: Generic Array Logic 通用阵列逻辑 PLD：Programmable Logic Device 可编程逻辑器件 CPLD：Complex Programmable Logic Device 复杂可编程逻辑器件 FPGA：Field Programmable Gate Array 现场可编程门阵列 EPLD：Erasable Programmable Logic Device 可擦除可编程逻辑器件 ASIC：Application Specific Integrated Circuit 特定用途集成电路 ASSP：Application Specific Standard Product 专用标准半导体产品 VHDL：Very High Speed Integrated Circuit Hardware Description Language 超高速集成电路硬件描述语言
(1) 逻辑阵列块(LAB)
MAX7128S的结构
CPLD结构与工作原理
(2) 宏单元 (3) 扩展乘积项
局部连线 宏单元的 乘积项 逻辑
共享扩展乘积项结构
共享扩展 项提供的 “与非” 乘积项
宏单元的 乘积项 逻辑
并联扩展项
CPLD结构与工作原理
(4) 可编程连线阵列 (5) 不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连 接构成所需的逻辑。
LE 1
0.6 ns
LE1 IN [3..0] LUT
IN [3..0]
LUT
LE2 IN [4..7] LUT IN [4..7] LUT
LE2
16位地址译码速度可达 2.4 + 0.6x3=4.2 ns
LEn IN [(4n-1)..4(n-1)] LUT IN [(4n-1)..4(n-1)] LUT
本课程安排：
学时：（课堂教学12＋上机实验20）
课堂教学内容：
第一章、概论（FPGA、 SOC技术的发展、原理及应 用领域） 第二章、FPGA设计（QUARTUSII学习 、FPGA设计 ） 第三章、SOC设计（FPSLIC、NIOSII） 第四章、数字系统设计 (数字系统设计方法 硬件电路相关设计知识 流行新芯片和新技术)
. . .
. . .
. . .
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(1) 逻辑单元LE
LE(LC)结构图
进位输入 级联输入
LE 输出 数据1 数据2 数据3 数据4 查找表 (LUT) 进位链 级联链
D
Q
CLRN
Lab 控制 1 Lab 控制 2
清零和 预置逻辑
Lab 控制 3 Lab 控制 4 进位输出
时钟选择
级联输出
(1) 逻辑单元LE
PLD Design Flow
tclk
Timing Analysis
- Verify Performance Specifications Were Met - Static Timing Analysis
Gate Level Simulation
LEn
(2) 逻辑阵列LAB是由一系列的相邻LE构成的
图2-38FLEX10 K LAB 的结构图
EAB 的字长是可配置的
EAB的大小灵活可变 256x8 512x4 2048x1
1024x2
通过组合EAB 可以构成更大的模块 不需要额外的逻辑单元，不引入延迟， EAB 可配置为深度达2048的存储器 512x4 256x8 512x8 256x16 256x8 512x4
PIA信号布线到LAB的方式
(6)I/O控制块
EPM7128S器 件的I/O控制 块
FPGA结构与工作原理
查找表
输入A 输入B 输入C 输入D 多路选择器
FPGA查找表单元 ：
输入1 输入2 输入3 输入4
16×1 RAM
查找表 LUT
输出
0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 1
工艺
EEPROM:MAX7000S FLASH :XC9500XL，MAXII,PROASIC ANTI-FUSE ：ACTEL SRAM: FGPA
FPGA/CPLD生产商
FPGA： cycloneII系列：ep2c35 STRATIX系列：ep2s180 CPLD： MAXII系列：EPM240
进位链连通LAB中的所有LE
快速加法器, 比较器和计数器
进位输入 (来自上一个逻辑单元)
A1 B1
查找表 LUT 进位链
DFF
S1
LE1
A2 B2
查找表 LUT 进位链
DFF
S2
LE2 进位输出 (到 LAB中的下一个逻辑单元)
(1) 逻辑单元LE
两种不同的级联方式
“与”级联链
2.4 ns
“或”级联链
IOC
. . .
IOC
IOC
. . .
IOC
. . .
IOC
逻辑单元
逻辑阵列块 (LAB)
IOC
IOC
IOC
IOC
IOC
IOC
. . .
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连续布线和分段布线的比较
连续布线 ( Altera 基于查找表（LUT）的 FPGA )
LAB
LE
连续布线 = 每次设计重复的可预测性和高性能
输出
输入3 输入4
查找表原理
输入 A
0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 1
输入 B
输入C
输入D
多路选择器
16x1 RAM
查找表 输 出
FLEX10K系列器件
快速通道互连
FLEX 10K内部结构
IOC IOC IOC IOC IOC IOC
. . .
. . .
. . .
. . IOC .
Place & Route
- Map Primitives to Specific Locations Inside Target Technology with Reference to Area & Performance Constraints - Specify Routing Resources to Be Used
ASIC：Application Specific Integrated Circuits
可编程逻辑器件的发展历程
EPLD
PROM 和 器 件 PLA 70年代
改 进 的 PLA 器 件
GAL 器 件
器 件 CPLD FPGA 器 件 80年代 内嵌复杂 功能模块 的SOPC
器 件
90年代
设计流程: 简单设计
三类器件的主要性能指标比较
指 标 速 度 集成度 价 格 开发时间 样品及仿真时间 制造时间 使用的难易成度 库存风险 开发工具的支持 PLD 很好 很好 很好 很好 很好 很好 很好 很好 很好 ASIC 很好 很好 最好 差 差 差 差 差 很好 分离式逻辑 差 差 差 较好 差 较好 较好 较好 差
RTL Simulation
- Functional Simulation (Modelsim, Quartus II) - Verify Logic Model & Data Flow (No Timing Delays)
LE
M4K
M512
Synthesis
I/O
- Translate Design into Device Specific Primitives - Optimization to Meet Required Area & Performance Constraints - Spectrum, Synplify, Quartus II
PLA
PLA逻辑阵列示意图
A 1 A0 或阵列 （可编程）
A0 A 0 A1 A1 与阵列（可编程）
F1
F0
PAL
PAL结构：
A1
PAL的常用表示：
A0
F0
A0
A1 F1
F1
F0
GAL
I/CLK 1
0 0 3 4 7 8 11 12 15 16 7
GAL16V8的结构图
19 20 23 24 27 28 31 CLK
工艺改进促使供电电压降低
10
8
6
¹ ç Ñ µ
4
5.0 V 3.3 V 2.5 V 1.8 V
2
供电电压
0 1992
1993
1994
1995
1996
1997
1998
1999
2000
2001
FPGA/CPLD多电压兼容系统
接受 2.5V、3.3V 或者 5.0V 输入
内核电压 3.3V、 2.5V或 1.8V 输 出 电位 标准 Vccio
简单 PLD
复杂 PLD
PROM
PLA
PAL
GAL
CPLD
FPGA
PROM
用PROM完成半加器逻辑阵列
PROM表达的PLD图阵列
A1 A0 或阵列 （可编程）
A1
A0
或阵列 （可编程）
A1 A1 A0 A 0 与阵列（固定）
A0 A 0 A1 A1 与阵列（固定）
F1 F0
F1
F0
F 0 A0 A1 A0A1 F1 A1A0
(5) 嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM 块，是由一系列的嵌入式RAM单元构成。
数据宽度 8,4,2,1 地址宽度 8,9,10,11
D
D
RAM/ROM 256x8 512x4 1024x2 2048x1
D
输出宽度 8,4,2,1
D
写使能
输入 时钟 输出 时钟
写脉冲 电 路
用EAB构成不 同结构的 RAM和ROM
来自 PIA的 36个信号
MAX7000系列的单个宏单元结构
全局 清零 全局 时钟 来自 I/O引脚
并
行
2 快速输入选择
扩展项
寄存器 旁 路
PRN D Q ENA EN CLRN
通往 I/O 模块
乘 积 项 选 择 矩 阵
时钟
清零 共 享 辑
清零 选择
逻辑阵列
逻
扩展项
通往 PIA
CPLD结构与工作原理
设计方案 设计输入 设计处理 设计仿真 芯片编程 系统测试
<1H 5~30M 2H <2M
FPGA/CPLD应用
Digital Video Techologies
FPGA/CPLD
Test / Measurement
Robot
可编程逻辑器件的分类
按集成度(PLD)分类
可编程逻辑器件（PLD）
FLEX 10K系列FPGA结构图
IOC IOC IOC IOC IOC IOC IOC IOC
. . .
. . .
. . .
. . .
嵌入式 阵列块
IOC
IOC
. . .
. . .
IOC
IOC
EAB
IOC
. . .
IOC
. . .
IOC
IOC
EAB
IOC
IOC
IOC
IOC
IOC
IOC
IOC
IOC
FPGA查找表单元内部结构
查找表 输出
基于查找表的结构模块
什么是查找表?
• 一个N输入查找表 (LUT，Look Up Table)可以实现N个输入变量的任何逻辑功 能，如 N输入“与”、 N输入“异或”等。
• 输入多于N个的函数、方程必须分开用几个查找表（ LUT）实现
输入1 输入2 查黑 找盒 表子