四输入或非门的版图设计

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与或非门电路

与或非门电路
1. 可变频率TTL振荡器
2. 固定频率TTL振荡器
2.3.4 门电路构成控制门
◆ 与门控制电路
可应用在什么地方?
◆ 或门控制电路
2.3.4 门电路组成单稳态触发器 ◆ 什么是单稳态触发器
单稳态触发器具有两个开关状态:一个是稳定状 态,另一个是非稳定状态,也称为暂态。
1. 微分型单稳态触发器逻辑电路
L L L L L L L L L L 4 1 2 3 1 2 3 1 2 3
3) 满足以上逻辑关系的产品分类电路,如下图所示:
2.3.3 门电路组成数字信号源
◆ 概 述 数字信号源可由产生脉冲波形的振荡电路构成。在数字电 路的应用中,它可提供连续的且具有一定频率(周期)的脉冲 信号。可作为微型计算机、单片机等数字电路的时钟信号源。 可应用在哪些地方? ◆ 实 例
2.4.2 其他常用TTL门电路
1. 集电极开路门电路(OC门) ◆ 问题的提出 2. 三态门 3. 驱动电路 在实际应用中,有时要将n 个门电路的输 出端连接在一起,称为“线与”。 试分析:当其中一个F2输出为低电平,另一 个F1输出为高电平时会出现什么状况?
i
F1
F2
图2.37 i 过大一方面会使与非门F2的输出低电平状态受到破坏(使 L2=1);另一方面会使与非门F1的T3管烧坏。所以,实际应用 中这种接法是不允许的。 ◆ 问题的解决 集电极开路的TTL门电路,又称“OC门”
2.2.1 TTL系列门电路
◆ TTL(晶体管—晶体管逻辑)门电路只制成单片集成电路。 输入级由多发射极晶体管构成,输出级由推挽电路(功率输出 电路)构成。标准TTL与非门如下图所示。 ◆ 标准TTL与非门 ◆ 电路工作原理
1. 电路组成 2. 逻辑关系 3. 分析负载情况

双4输入或非门(有选通端)

双4输入或非门(有选通端)

7425………… …………………………………. 0~70℃
存储温度 ……………………………源电压 VCC
h输入高电平电压ViH t输入低电平电压ViL t输出高电平电流IOH p输出低电平电流IOL
5425/7425
最小
额定
最大
单位
54
4.5
5
Vcc=最大
54 74
Vcc=最大
Vcc=最大
‘25 最小 最大
-1.5 2.4
0.4 1 160 40 -6.4 -1.6 -20 -55 -18 -55 16 19
单位
V V V mA uA
mA
mA
mA mA
f [1]: 测试条件中的“最小”和“最大”用推荐工作条件中的相应值。
an 动态特性(TA=25℃) 参数 s tPLH输出由低到高传输延迟时间 .com tPHL输出由高到低传输延迟时间
5.5
V
74
4.75
5
5.25
2
V
0.8
V
-800
µA
16
mA
:/ 静态特性(TA 为工作环境温度范围)
/参 数
测 试 条 件【1】
w VIK输入嵌位电压 w IOH 输出高电平电压
VOL输出低电平电压 II最大输入电压时输入电流
w IIH输入高电平电流
1ST,2ST 其余输入
. IIL输入低电平电流 1ST,2ST e 其余输入
测试条件 Vcc =5V,CL=15Pf ,RL=400Ω
‘25 最大 22 15
单位
ns ns
l IOS输出短路电流 e ICCH输出高电平时电源电流 c ICCL输出低电平时电源电流

74ls02

74ls02

tPLH 传输延迟 tPHL 传输延迟
A或B A或B
Y CL=15pF RL=2kΩ
Y
最小
参数值 典型 10 10
最大 15 15
单位
ns ns
天水天光半导体有限责任公司(八七一厂) 2005.1 版
电 性 能:(除特别说明外,均为全温度范围)
74Ⅱ
符号 参数名称
测试条件
参数值
最小 典型 最大
VIK 输入钳位电压
Vcc=最小 II=-18mA
VOH 输出高电平电压
Vcc=最小 VIL=最大 2.7 IOH=最大
VOL 输出低电平电压
Vcc=最小 VIH=2V IOL=最大
输入电流 II (最大输入电压时) Vcc=最大 VI=7V
工作环境温度
74Ⅱ
参数值
最小 典型 最大
4.75 5 5.25

0.8
-400
8
-40
85
54
参数值
单位
最小 典型 最大
4.5 5 5.5 V
2
V
0.7 V
-400 μA
4 mA
-55
125 ℃
天水天光半导体有限责任公司(八七一厂) 2005.1 版
54LS02/74LS02 LSTTL 型四 2 输入或非门
典型参数:
tpd=10ns Pd=2.75mW/每门 逻辑符号:
54LS02/74LS02 LSTTL 型四 2 输入或非门
线路图(1/4)
逻辑式: Y=A+B
逻辑表:
输入
输出
A
B
Y
H
H
L
L
H
L

IC课程设计 四位与非门电路设计

IC课程设计   四位与非门电路设计

兰州交通大学电子与信息工程学院I C 课程设计报告课题一:四位与非门电路设计课题二:三输入加法器电路专业电子科学与技术班级电子1001学号 201010024学生姓名牛昕炜设计时间 2012—2013学年第二学期目录目录------------------------------------------------------------- 2课程一四位与非门的电路设计------------------------------------ 4一概要--------------------------------------------------- 4二设计的原理---------------------------------------------- 41 两输入与非门--------------------------------------- 42 四输入与非门符号图及原理--------------------------- 43 电路图--------------------------------------------- 6三、课程设计的过程----------------------------------------- 61 网表文件-------------------------------------------- 62 打开网表文件仿真----------------------------------- 73 延时分析:------------------------------------------ 8课程二组合逻辑加法器------------------------------------------- 8一设计目的------------------------------------------------ 8二设计原理------------------------------------------------ 81 加法器真值表:-------------------------------------- 92 逻辑图---------------------------------------------- 93 电路图--------------------------------------------- 10三课程设计的过程---------------------------------------- 101 网表文件------------------------------------------ 102 打开网表文件仿真----------------------------------- 113 仿真分析(延时分析)------------------------------- 12四课程设计总结------------------------------------------- 13课程一四位与非门的电路设计一概要随着微电子技术的快速发展,人们生活水平不断提高,使得科学技术已融入到社会生活中每一个方面。

四输入或非门电路和版图设计说明

四输入或非门电路和版图设计说明

成绩评定表课程设计任务书目录目录 (III)1.绪论 (1)1.1 设计背景 (1)1.2 设计目标 (1)2.四输入或非门 (2)2.1 四输入或非门电路结构 (2)2.2 四输入或非门电路仿真 (3)2.3 四输入或非门的版图绘制 (4)2.4 四输入或非门的版图电路仿真 (5)2.5 LVS检查匹配 (6)总结 (7)附录一:原理图网表 (9)附录二:版图网表 (10)1.绪论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。

该软件功能十分强大,易学易用,包括S-Edit,T-Spice,W-Edit,L-Edit与LVS,从电路设计、分析模拟到电路布局一应俱全。

其中的L-Edit 版图编辑器在国内应用广泛,具有很高知名度。

L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块,具有高效率,交互式等特点,强大而且完善的功能包括从IC设计到输出,以及最后的加工服务,完全可以媲美百万美元级的IC设计软件。

L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器(DRC)、组件特性提取器(Device Extractor)、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library,这些模块组成了一个完整的IC设计与验证解决方案。

L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。

1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑四输入或非门电路原理图。

2.用tanner软件中的TSpice对四输入或非门电路进行仿真并观察波形。

3.用tanner软件中的L-Edit绘制四输入或非门版图,并进行DRC验证。

CD4002B芯片解析在版图教学中的应用

CD4002B芯片解析在版图教学中的应用

CD4002B芯片解析在版图教学中的应用作者:王健樊立萍来源:《中国电力教育》2012年第31期摘要:对CD4002B芯片进行了解析,将芯片的版图和提取电路应用于“集成电路版图设计”教学改革实践中,根据授课内容需要分析芯片版图和电路图,对教学方式上进行调整,实现了版图从感性到理性的认知过程,提高了学生的集成电路版图的解析和设计能力,效果良好。

关键词:集成电路版图;CD4002B;芯片解析作者简介:王健(1965-),男,辽宁沈阳人,沈阳化工大学信息工程学院,副教授;樊立萍(1966-),女,山东淄博人,沈阳化工大学信息工程学院,教授。

(辽宁沈阳110142)中图分类号:G642.0 文献标识码:A 文章编号:1007-0079(2012)31-0050-02“集成电路版图设计”是一门讲授集成电路版图版图工作原理、设计方法和计算机实现的课程,是电子科学与技术专业及相关电类专业课程体系中一门重要的专业课。

[1]该课程一般以“模拟电子技术基础”、“数字电子技术基础”和“半导体器件”为先修课程,主要讲授集成电路双极工艺和CMOS工艺的基本流程、版图基本单元的工作原理和结构特点,以及布局布线的设计方法。

[2]其目的是指导学生掌握集成电路版图分析与设计技术,提高学生实践能力和综合解决问题的能力。

由于集成电路芯片外层有封装,学生在学习该课程前对版图无直观认识,很多版图设计教材是先讲授工艺流程,然后讲授单元版图,最后论述布局布线等内容,这样教学有悖于从感性到理性的认知过程,有碍教学效果。

[3]有的教材在版图解析方面做了有益尝试,但由于当时技术条件限制,采用绘制图代替芯片解析照片,实践性欠佳。

为了在有限的学时中能够尽快引导学生入门,在版图解析与设计两个方面的能力都有所提高,笔者将芯片CD4002B解析并应用到“集成电路版图设计”课程教学实践中,效果良好。

一、版图逆向解析集成电路的设计包括逻辑(或功能)设计、电路设计、版图设计和工艺设计。

数字集成电路课程设计报告-4bits超前进位加法器全定制设计

数字集成电路课程设计报告-4bits超前进位加法器全定制设计

第1章概述1.1 课程设计目的•综合应用已掌握的知识•熟悉集成电路设计流程•熟悉集成电路设计主流工具•强化学生的实际动手能力•培养学生的工程意识和系统观念•培养学生的团队协作能力1.2 课程设计的主要内容1.2.1 设计题目4bits超前进位加法器全定制设计1.2.2 设计要求整个电路的延时小于2ns整个电路的总功耗小于20pw总电路的版图面积小于60*60um1.2.3 设计内容功能分析及逻辑分析估算功耗与延时电路模拟与仿真版图设计版图数据提交及考核,课程设计总结第2章功能分析及逻辑分析2.1 功能分析74283为4位超前进位加法器,不同于普通串行进位加法器由低到高逐级进位,超前进位加法器所有位数的进位大多数情况下同时产生,运算速度快,电路结构复杂。

其管脚如图2-1所示:图2-1 74283管脚图2.2推荐工作条件(根据SMIC 0.18工艺进行修改)表2-1 SMIC 0.18工艺的工作条件2.3直流特性(根据SMIC 0.18工艺进行修改)表2-2 SMIC 0.18直流特性2.4交流(开关)特性(根据SMIC 0.18工艺进行修改)表2-3SMIC 0.18工艺交流(开关)特性2.5真值表表2-4 4位超前进位加法器真值表2.6表达式定义两个中间变量Gi和Pi:所以:进而可得各位进位信号的罗辑表达如下2.7电路原理图超前进位加法器原理:对于一个N位的超前进位组,它的晶体管实现具有N+1个并行分支且最多有N+1个晶体管堆叠在一起。

由于门的分支和晶体管的堆叠较多使性能较差,所以超前进位计算在实际中至多智能限制于2或4位。

为了建立非常快速的加法器,需要把进位传播和进位产生组织成递推的树形结构,如图2-2所示。

一个比较有效的实现方法是把进位传播层次化地分解成N位的子组合:Co,0=GO+POCi,0Co,1=G1+P1G0+P1P0 Ci,0=( G1+P1G0)+(P1P0) Ci,0=G1:0+P1:0 Ci,0Co,2=G2+P2G1+P2P1G0+P2P1P0Ci,0=G2+P2Co,1 2-1 Co,3=G3+P3 G2+P3P2G1+P3P2P1G0+P3P2P1P0Ci,0=(G3+P3G2)+(P3P2)Co,1=G3:2+P3:2Co,1 在公式2-1中,进位传播过程被分解成两位的子组合。

2、3、4输入或非门版图设计

2、3、4输入或非门版图设计

《集成电路工艺与版图设计》课堂作业班级:电子科学与技术01班姓名:曾海学号:201031722、3、4输入异或门版图设计如下:一、二输入异或门:(1)原理图:<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图:二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N o n=5 off=0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N o n=5 off=0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结(1)本次设计中,由仿真图可以看出,仿真波形不是标准的方波图形,而是有相应的误差,可能是由于版图的设计中,布线或器件的放置不合理导致的。

四输入与非门版图

四输入与非门版图

作业报告作业题目:画一个4输入与非门的版图,w=5~20. L =2~10.作业要求:(1)画出版图并进行设计规则检查,提取T-spice 网表文件(2)根据从版图中提取的参数,用T-space软件进行仿真,观测器输出波形。

(3)采用CMOS 2 um工艺。

(4)撰写设计报告,设计报告如有雷同均视为不及格,请各位妥善保管好自己的设计文档。

(5)提交报告的最后截止日期位6月10号。

一四输入与非门电路图如下图所示:四输入与非门的工作原理为:四输入端CMOS与非门电路,其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。

每个输入端连到一个N沟道和一个P沟道MOS管的栅极。

当输入端A、B、C、D中只要有一个为低电平时,就会使与它相连的NMOS管截止,与它相连的PMOS管导通,输出为高电平;仅当A、B、C、D全为高电平时,才会使四个串联的NMOS管都导通,使四个并联的PMOS管都截止,输出为低电平。

真值表如下所示:二版图的绘制这次作业要求四输入与非门的宽和长的范围是w=5~20. L =2~10。

我绘制的版图选取W=16 um L=2um ,绘制的过程为:(1)绘制接合端口Abut(2)绘制电源Vdd和Gnd,以及相应端口(3)绘制Nwell层(4)绘制N阱节点(5)绘制衬底节点(6)绘制Nselect区和Pselect区(7)绘制NMOS有源区和PMOS有源区(8)绘制多晶硅层(9)绘制NAND 4 的输入口(10)绘制NAND 4 的输出口(11)绘制NMOS有源区和PMOS的源极三T-spice仿真在绘制完版图之后,经过设计规则检查无误后就可以提取网表进行仿真了。

(1)版图的网表提取结果为:* Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ; * TDB File: D:\20113250\youwenhao-NAND4.tdb* Cell: Cell0 Version 1.03* Extract Definition File: D:\Tanner EDA\Tanner Tools v13.0\ExampleSetup\lights.ext* Extract Date and Time: 06/10/2014 - 01:20.include "C:\Users\Administrator\Desktop\ml5_20.md"V1 Vdd Gnd 5va A Gnd PULSE (0 2.5 100n 2.5n 2.5n 100n 200n)vb B Gnd PULSE (0 2.5 50n 2.5n 2.5n 50n 100n)vc C Gnd PULSE (0 2.5 25n 2.5n 2.5n 25n 50n)vd D Gnd PULSE (0 2.5 12.5n 2.5n 2.5n 12.5n 25n).tran 1n 400n.print tran v(A) v(B) v(C) v(D) v(Out)* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* NODE NAME ALIASES* 1 = GND (34.5 , -41.5)* 2 = vdd (32, 15)* 3 = OUT (47.5 , 9)* 4 = D (84 , -6)* 5 = C (70.5 , -5.5)* 6 = B (59.5 , -6)* 7 = A (38 , -5)V1 Vdd Gnd 5va A Gnd PULSE (0 12.5 500n 12.5n 12.5n 5100n 1000n)vb B Gnd PULSE (0 12.5 250n 12.5n 12.5n 250n 500n)vc C Gnd PULSE (0 12.5 125n 12.5n 12.5n 125n 250n)vd D Gnd PULSE (0 12.5 62.5n 12.5n 12.5n 62.5n 125n).tran 1n 1000n.print tran v(D) v(C) v(B) v(A) v(Out)M1 Vdd 4 Out Vdd PMOS L=2u W=16u AD=88p PD=47u AS=60p PS=23.5u $ (44 37 46 53)M2 Out 5 Vdd Vdd PMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 37 36.5 53)M3 Vdd 6 Out Vdd PMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 37 27.5 53)M4 Out 7 Vdd Vdd PMOS L=2u W=16u AD=112p PD=30u AS=88p PS=47u $ (9.5 37 11.5 53)M5 Out 4 Out Gnd NMOS L=2u W=16u AD=120p PD=47u AS=60p PS=23.5u $ (44 0 46 16)M6 Out 5 Out Gnd NMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 0 36.5 16)M7 Out 6 Out Gnd NMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 0 27.516)M8 Out 7 Gnd Gnd NMOS L=2u W=16u AD=112p PD=30u AS=92p PS=47u $ (9.5 0 11.5 16)* Pins of element D1 are shorted:* D1 vdd vdd D_lateral $ (88 18.5 91 26.5)* Pins of element D2 are shorted:* D2 vdd vdd D_lateral $ (36 18.5 39.5 26.5)* Total Nodes: 11* Total Elements: 10* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.001 sec* Total Extract Elapsed Time: 0.746 sec.END(2)提取的网表经过T-spice运行后的文件为:T-Spice - Tanner SPICET-Spice - Tanner SPICEVersion 13.00Standalone hardware lockProduct Release ID: T-Spice Win32 13.00.20080321.01:01:33Copyright ?1993-2008 Tanner EDAOpening output file "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.out"Parsing "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.spc"Initializing parser from header file "C:\Users\Administrator\Desktop\游文浩20113250\header.sp"Including "C:\Users\Administrator\Desktop\ml5_20.md"Loaded MOSLevel2 model library, SPICE Level 2 MOSFET revision 1.0Warning : Pulse period is too small, reset to rt + ft + pw = 5.125e-006Accuracy and Convergence options:numndset|dchold = 100Timestep and Integration options:relq|relchgtol = 0.0005Model Evaluation options:dcap = 2 defnrb = 0 [sq] defnrd = 0 [sq]defnrs = 0 [sq] tnom = 25 [deg C]General options:search = C:\Users\Administrator\Desktop temp = 25 [deg C]threads = 4Output options:acout = 1 ingold = 0Device and node counts:MOSFETs - 8 MOSFET geometries - 8BJTs - 0 JFETs - 0MESFETs - 0 Diodes - 0Capacitors - 0 Resistors - 0Inductors - 0 Mutual inductors - 0Transmission lines - 0 Coupled transmission lines - 0V oltage sources - 5 Current sources - 0VCVS - 0 VCCS - 0CCVS - 0 CCCS - 0V-control switch - 0 I-control switch - 0Macro devices - 0 External C model instances - 0HDL devices - 0Subcircuits - 0 Subcircuit instances - 0Independent nodes - 5 Boundary nodes - 6Total nodes - 11*** 1 WARNING MESSAGE GENERATED DURING SETUPParsing 0.00 secondsSetup 0.01 secondsDC operating point 0.00 secondsTransient Analysis 0.11 secondsOverhead 1.50 seconds-----------------------------------------Total 1.62 secondsSimulation completed with 1 Warning(3)仿真结果为:四作业总结:完成这次作业之后,我对于集成电路版图的绘制有了一个全新的认识,初步掌握了Tunner软件的使用以及T-spice仿真软件的使用。

输入与非门、或非门版图设计

输入与非门、或非门版图设计

二输入与非门、或非门版图设计(总9页)--本页仅作为文档封面,使用时请直接删除即可----内页可以根据需求调整合适字体及大小--课程名称Course 集成电路设计技术项目名称Item二输入与非门、或非门版图设计与非门电路的版图:.spc文件(瞬时分析):* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:03.include H:\VPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,* 4 = F ,* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULKM2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULKM3 F B 5 GND NMOS L=2u W= AD= PD=30u AS=57p PS=31u* M3 DRAIN GATE SOURCE BULK -18M4 5 A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=30u* M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图(瞬时分析):.spc文件(直流分析):* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:03.include H:\VPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 vb 0 5.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,* 4 = F ,* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULKM2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULKM3 F B 5 GND NMOS L=2u W= AD= PD=30u AS=57p PS=31u* M3 DRAIN GATE SOURCE BULK -18M4 5 A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=30u* M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图(直流分析):或非门电路的版图:.spc文件(瞬时分析):* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\VPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <Pad Comment>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,6)* 4 = F ,* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS= PS=29u * M1 DRAIN GATE SOURCE BULKM2 F B 6 VDD PMOS L=2u W=9u AD= PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULKM3 F A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=60u * M3 DRAIN GATE SOURCE BULK -18M4 GND B F GND NMOS L=2u W= AD= PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图(瞬时分析):.spc文件(直流分析):* Circuit Extracted by Tanner Research's L-Edit / Extract ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\VPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 vb 0 5.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <Pad Comment>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A ,* 3 = B ,6)* 4 = F ,* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS= PS=29u * M1 DRAIN GATE SOURCE BULKM2 F B 6 VDD PMOS L=2u W=9u AD= PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULKM3 F A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=60u * M3 DRAIN GATE SOURCE BULK -18M4 GND B F GND NMOS L=2u W= AD= PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK -18* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图(直流分析):课程名称Course集成电路设计技术项目名称Item二输入与非门、或非门版图设计目的Objective 1. 掌握利用E-EDIT进行IC设计方法,设计二输入与非门版图并仿真2. 掌握利用L-EDIT进行IC设计方法,设计二输入或非门版图并仿真3. 领会并掌握版图设计最优化实现方法。

与非门、或非门和异或门的版图设计

与非门、或非门和异或门的版图设计

实验四:与非门和或非门的版图设计、异或门的后仿真一、实验目的1、使用virtuoso layout XL工具创建或非门(NOR)和与非门(NAND)的电路原理图和版图;2、利用已创建好的或非门、与非门和反相器设计异或门(XOR)的电路原理图;3、对异或门提取的参数进行模拟仿真。

二、实验要求1、打印出由或非门、与非门和反相器设计成的异或门的仿真结果;2、打印出异或门的电路原理图和版图。

三、实验工具Virtuoso四、实验内容1、或非门的设计;2、与非门的设计;3、异或门的设计;4、异或门的仿真。

1、或非门的设计step1:创建或非门的电路原理图,其中,NMOS的宽度120nm为PMOS的宽度为480nm.图1 或非门的电路原理图step2:验证或非门是否可以正常工作,即创建SPICE netlist.图2 验证或非门图3验证成功产生的报告step3:创建一个layout view,并选择菜单栏上Tools->Lyaout XL,此时刚刚保存的电路原理图会自动弹出来,接着选择菜单栏上的Connectivity->Updata->Components and Nets,在弹出得对话框中修改参数,修改完成后点击OK,将会出现如下图所示布局。

图4 利用virtuoso XL工具生成的布局step4:参照前面的实验,在矩形边框内画上电源轨道和NWELL,并创建M1_PSUB 和MI_NWELL,将vdd!、gnd!移至电源轨道上,再将其他原件也移至矩形边框内。

对照电路原理图将NMOS、PMOS、电源、地、以及输入输出端口连接起来,在连线时,注意观察电路原理图,确保不会出现短路情况,连接好的版图如下图所示。

图5 连接好的或非门版图step5:对画好的版图进行DRC,成功后验证提取参数并做LVS验证,再生成网表文件。

图6 或非门版图的DRC验证图7 或非门的参数提取视图图8 或非门的LVS验证图9 或非门的网表文件2、与非门的设计与或非门的设计类似,在此不再赘述,直接给出与非门的电路原理图、版图以及DRC、LVS验证。

四输入或非门课程设计

四输入或非门课程设计

四输入或非门课程设计一、课程目标知识目标:1. 学生理解并掌握四输入或非门的基本概念、逻辑符号及功能。

2. 学生能够准确描述四输入或非门在数字电路中的应用。

3. 学生掌握四输入或非门的真值表,并能运用相关知识分析简单数字电路。

技能目标:1. 学生能够运用所学知识设计简单的四输入或非门电路。

2. 学生能够利用真值表验证四输入或非门电路的正确性。

3. 学生通过实验和观察,提高动手实践能力和问题解决能力。

情感态度价值观目标:1. 学生培养对电子学的兴趣,激发探究数字电路的欲望。

2. 学生在学习过程中,培养合作意识、团队精神,形成良好的学习氛围。

3. 学生通过本课程的学习,认识到科技发展对社会进步的重要性,增强社会责任感。

课程性质分析:本课程为电子学基础课程,主要针对数字电路中的四输入或非门进行讲解。

课程注重理论与实践相结合,强调学生的动手实践能力。

学生特点分析:学生为初中年级,具有一定的电子学基础,对新知识充满好奇,动手能力强,但理论知识掌握程度不一。

教学要求:1. 深入浅出地讲解四输入或非门的知识点,注重知识体系的完整性。

2. 结合实际案例,提高学生的实践能力。

3. 关注学生的个体差异,因材施教,提高教学质量。

二、教学内容1. 四输入或非门的基本概念与原理- 介绍四输入或非门的结构、逻辑符号及功能。

- 解释四输入或非门的逻辑运算规则。

2. 四输入或非门的真值表与应用- 掌握四输入或非门的真值表,分析其逻辑功能。

- 举例说明四输入或非门在数字电路中的应用。

3. 四输入或非门电路设计- 学习设计简单的四输入或非门电路。

- 了解四输入或非门在实际电路中的作用。

4. 实践操作与验证- 动手搭建四输入或非门电路,观察并分析实验现象。

- 利用真值表验证实验结果的正确性。

5. 案例分析与讨论- 分析实际数字电路中四输入或非门的运用案例。

- 讨论四输入或非门在生活中的应用。

教材章节关联:本教学内容与教材中“数字电路基础”章节相关,主要涉及第四章“逻辑门电路”中的四输入或非门部分。

2、3、4输入或非门版图设计

2、3、4输入或非门版图设计

《集成电路工艺与版图设计》课堂作业班级:电子科学与技术01班姓名:曾海学号:201031722、3、4输入异或门版图设计如下:一、二输入异或门:(1)原理图:<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图:二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N on=5 off= 0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N on=5 off= 0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off= 0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off= 0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结(1)本次设计中,由仿真图可以看出,仿真波形不是标准的方波图形,而是有相应的误差,可能是由于版图的设计中,布线或器件的放置不合理导致的。

四输入与非门电路版图设计

四输入与非门电路版图设计

成绩评定表学生姓名班级学号专业电子科学与技术课程设计题目四输入与非门电路和版图设计评语组长签字:成绩日期2013年月日课程设计任务书学院信息科学与工程学院专业电子科学与技术学生姓名杨光锐班级学号1003040106课程设计题目四输入与非门电路和版图设计实践教学要求与任务:1.用tanner软件中的S-Edit编辑四输入与非门电路原理图。

2.用tanner软件中的TSpice对四输入与非门电路进行仿真并观察波形。

3.用tanner软件中的L-Edit绘制四输入与非门版图,并进行DRC验证。

4.用tanner软件中的TSpice对版图电路进行仿真并观察波形。

5.用tanner软件中的layout-Edit对电路网表进行LVS检验观察原理图与版图的匹配程度。

工作计划与进度安排:第一周周一:教师布置课设任务,学生收集资料,做方案设计。

周二:熟悉软件操作方法。

周三~四:画电路图周五:电路仿真。

第二周周一~二:画版图。

周三:版图仿真。

周四:验证。

周五:写报告书,验收。

指导教师:2012年月日专业负责人:2013年月日学院教学副院长:2013年月日目录1 绪论 (1)1.1设计背景 (1)1.2设计目标 (1)2 四输入与非门电路 (2)2.1电路原理图 (2)2.2四输入与非门电路仿真观察波形 (2)2.3四输入与非门电路的版图绘制 (3)2.4四输入与非门版图电路仿真观察波形 (4)2.5LVS检查匹配 (5)总结 (7)参考文献 (8)附录一:电路原理图网表 (9)附录二:版图网表 (10)1绪论1.1 设计背景tanner是用来IC版图绘制软件,许多EDA系统软件的电路模拟部分是应用Spice程序来完成的,而tanner软件是一款学习阶段应用的版图绘制软件,对于初学者是一个上手快,操作简单的EDA软件。

Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。

四输入或非门版图设计

四输入或非门版图设计

四输入或非门课程设计学生姓名:专业班级:指导教师:工作单位:题目: 四输入或非门的设计初始条件:计算机、ORCAD软件,L-EDIT软件要求完成的主要任务:(包括集成电路专项实践工作量及其技术要求,以及说明书撰写等具体要求)1、集成电路专项实践工作量:1周2、技术要求:(1)学习ORCAD软件,L-EDIT软件。

(2)设计一个四输入或非门电路。

(3)利用ORCAD软件,L-EDIT软件对该电路进行系统设计、电路设计和版图设计,并进行相应的设计、模拟和仿真工作。

3、查阅至少5篇参考文献。

按《武汉理工大学课程设计工作规范》要求撰写设计报告书。

全文用A4纸打印,图纸应符合绘图规范。

时间安排:2015.6.19布置集成电路专项实践任务、选题;讲解集成电路专项实践具体实施计划与课程设计报告格式的要求;集成电路专项实践答疑事项。

2015.6.19-6.20学习ORCAD软件,L-EDIT软件,查阅相关资料,复习所设计内容的基本理论知识。

2015.6.21-6.25用ORCAD软件设计四输入或非门电路并进行仿真工作,再利用L-EDIT软件绘制其版图,完成集成电路专项实践报告的撰写。

2015.6.26 提交集成电路专项实践报告,进行答辩。

指导教师签名:年月日系主任(或责任教师)签名:年月日目录摘要 .............................................................................................................................................. Abstract . (I)1 绪论 02 四输入或非门 (1)2.1 四输入或非门的电路结构 (1)2.2 四输入或非门的电路设计与仿真 (2)2.2.1 ORCAD软件介绍 (2)2.2.2 绘制电路图 (2)2.2.3 电路仿真 (3)2.4 四输入或非门的版图绘制 (5)2.4.1 L-EDIT软件介绍 (5)2.4.2 版图绘制 (5)3 总结 (9)参考文献 (10)摘要性能优越的四输入或非门是数字电路中很常见的一种逻辑电路,可广泛应用于算术逻辑单元等电路中。

课程实验六 数字IC版图设计

课程实验六 数字IC版图设计

华侨大学电子工程系IC 工艺及版图设计 课程实验(六)数字功能模块版图布局设计华侨大学厦门专用集成电路系统重点实验室 -2011-IC 工艺及版图设计课程实验六 数字功能模块版图布局设计 一、实验目的1.掌握使用 Cadence Virtuoso XL 版图编辑软件进行数字功能模块版图布局设计 2.掌握使用分层次版图设计方法提高设计效率 3.掌握数字逻辑单元版图布局 4.了解使用 Mutipart-Path 绘制 GuardRing二、实验软件:Cadence IC 5141 Virtuoso XL三、实验要求:实验前请做好预习工作,实验后请做好练习,较熟练地使用 PDK 进行版图编辑,并掌握 Calibre 进行 LVS 验证及 Debug 的方法,验证版图设计的正确性。

IC 工艺及版图设计课程实验四 教学任务 数字功能模块电路版图布局设计 专业能力: 教学目标 1. 掌握使用分层次设计方法提高版图布局设计效率 2. 掌握数字逻辑电路版图布局 3. 练习使用 Calibre 进行 LVS 验证 教学内容 重点 难点 1. Cadence Virtuoso 进行数字逻辑单元版图设计 2. Calibre 进行 LVS 验证及 Debug 数字功能模块电路版图布局设计及 Calibre LVS 验证 数字功能模块电路版图布局设计及 Calibre LVS 验证 学时 2华侨大学电子工程系(The Department of Electronic Engineering Huaqiao University)1 华侨大学厦门专用集成电路系统重点实验室第一部分 实验演示部分在上一次实验中我们已经掌握了数字单元模块电路的布局方法,在本次课程实验中我们 将依靠上次课程设计完成的单元模块电路来构成比较复杂的电路:64 分频电路。

通过完成这 个分频电路的布局,掌握分层次版图布局设计的方法。

并且在该实验中通过 Calibre 的 LVS 验证工具来验证版图和原理图的一致性。

4位与非门电路设计

4位与非门电路设计

(3)说明要进行的分析(4)说明所要求的输出输入网表文件和库文件可以由原理图的网表生成器或文本编辑器产生。

输入网表文件中的第一行必须是标题行,并且.ALTER辅助模型只能出现在文件最后的.END语句之前,除此之外,其它语句可以按任意顺序排列。

三.设计步骤1、写网表文件首先在orcad中将上述原理图绘制出,仿真后确保电路图正确且能够实现与非功能,然后生成网表文件。

在文本文档中写出Hspice软件所要求的网表文件,并另存为*.sp文件。

网表文件如下所示:NANDMOS Circuit.OPTIONS LIST NODE POST.TRAN 200P 60NM1 OUT 4 VCC VCC PCH L=1U W=20UM2 OUT 5 VCC VCC PCH L=1U W=20UM3 OUT 6 VCC VCC PCH L=1U W=20UM4 OUT 7 VCC VCC PCH L=1U W=20UM5 1 4 0 0 NCH L=1U W=20UM6 2 5 1 1 NCH L=1U W=20UM7 3 6 2 2 NCH L=1U W=20UM8 OUT 7 3 3 NCH L=1U W=20UVCC VCC 0 5V1 4 0 PULSE .2 4.8 2N 1N 1N 5N 20NV2 5 0 PULSE .2 4.8 2N 1N 1N 5N 20NV3 6 0 PULSE .2 4.8 2N 1N 1N 5N 20NV4 7 0 PULSE .2 4.8 2N 1N 1N 5N 20NC OUT 0 .01p.MODEL PCH PMOS LEVEL=1.MODEL NCH NMOS LEVEL=1.END注释:第三行.TRAN 200P 60N表示瞬态分析步长为200ps,时间为60ns 第四~十二行为电路连接关系描述语句。

第十三行VCC VCC0 5表示在节点VCC,0之间加5v直流电压。

《与非门或非门》PPT课件

《与非门或非门》PPT课件

最坏情况下只有一个NMOS管导通 KN1 KN2 KNeff 6.90104 ( A V2 )
则有 LN LP 0.6μm
WP1 WP2 28.56 29(μm)
WN1 WN2 6.9 7(μm)
28
与非门、或 非门版图实例
VDD
A
B
MN1
VDD M P1
MP2
Y =A+B MN2
VDD
VOUT
VOU
T
GND
VA
VB
多晶硅 铝线
有源区
n阱
GND
VA
VB
多晶硅 铝线
有源区
n阱
29
四输入与非门
30
r f
在 VTN V条TP件下就要求
KNeff KPeff Kr KN / KP n
KPeff 2KP
KNeff
KN 2
KKNePffeffKKNP 2
13
VDD Vin
传输延迟时间:阶跃输入 t =0 CL
输入信号变化到输出信号变化50%的时间
t1
r P 1 P
u1 2
Y
B
2. 两个输入信号不同步
A
VDD M P1
1
Y =A . B MN2
M N1
AB Y 00 1 01 1 10 1
11 0
注意: 对不同输入状态, 等效反相器参数不同。VDD
5
M P1
直流电压传输特性-两个输入信号同步
如果两个输入信号同步
KP1 KP2 KN1 KN2
K Neff
KN1 • KN2 KN1 KN2
Iav,LH
1
1P
2
tp

74ls002输入四与非门

74ls002输入四与非门

74 LS00 2输入四与非门74 LS01 2输入四与非门(OC)74 LS02 2输入四或非门74 LS03 2输入四与非门(OC)74 LS04 六倒相器74 LS05 六倒相器(OC)74 LS06 六高压输出反相缓冲器/驱动器(OC,30V) 74 LS07 六高压输出缓冲器/驱动器(OC,30V)74 LS08 2输入四与门74 LS09 2输入四与门(OC)74 LS10 3输入三与非门74 LS11 3输入三与门74 LS12 3输入三与非门(OC)74 LS13 4输入双与非门(斯密特触发)74 LS 14 六倒相器(斯密特触发)74 LS 15 3输入三与门(oc)74 LS 16 六高压输出反相缓冲器/驱动器(OC,15V) 74 LS 17 六高压输出缓冲器/驱动器(OC,15V)74 LS 18 4输入双与非门(斯密特触发)74 LS 19 六倒相器(斯密特触发)74 LS 20 4输入双与非门74 LS 21 4输入双与门74 LS 22 4输入双与非门(OC)74 LS 23 双可扩展的输入或非门74 LS 24 2输入四与非门(斯密特触发)74 LS 25 4输入双或非门(有选通)74 LS 26 2输入四高电平接口与非缓冲器(OC,15V 74 LS 27 3输入三或非门74 LS 28 2输入四或非缓冲器74 LS 30 8输入与非门74 LS 31 延迟电路74 LS 32 2输入四或门74 LS 33 2输入四或非缓冲器(集电极开路输出) 74 LS 34 六缓冲器74 LS 35 六缓冲器(oc)74 LS 36 2输入四或非门(有选通)74 LS 37 2输入四与非缓冲器74 LS 38 2输入四或非缓冲器(集电极开路输出) 74 LS 39 2输入四或非缓冲器(集电极开路输出) 74 LS 40 4输入双与非缓冲器74 LS 41 BCD-十进制计数器74 LS 42 4线-10线译码器(BCD输入)74 LS 43 4线-10线译码器(余3码输入)74 LS 44 4线-10线译码器(余3格雷码输入)74 LS 45 BCD-十进制译码器/驱动器74 LS 46 BCD-七段译码器/驱动器74 LS 47 BCD-七段译码器/驱动器74 LS 48 BCD-七段译码器/驱动器74 LS 49 BCD-七段译码器/驱动器(OC)74 LS 50 双二路2-2输入与或非门(一门可扩展)74 LS 51 双二路2-2输入与或非门74 LS 51 二路3-3输入,二路2-2输入与或非门74 LS 52 四路2-3-2-2输入与或门(可扩展)74 LS 53 四路2-2-2-2输入与或非门(可扩展)74 LS 53 四路2-2-3-2输入与或非门(可扩展)74 LS 54 四路2-2-2-2输入与或非门74 LS 54 四路2-3-3-2输入与或非门74 LS 54 四路2-2-3-2输入与或非门74 LS 55 二路4-4输入与或非门(可扩展)74 LS 60 双四输入与扩展74 LS 61 三3输入与扩展74 LS 62 四路2-3-3-2输入与或扩展器74 LS 63 六电流读出接口门74 LS 64 四路4-2-3-2输入与或非门74 LS 65 四路4-2-3-2输入与或非门(OC)74 LS 70 与门输入上升沿JK触发器74 LS 71 与输入R-S主从触发器74 LS 72 与门输入主从JK触发器74 LS 73 双JK触发器(带清除端)74 LS 74 正沿触发双D型触发器(带预置端和清除端)74 LS 75 4位双稳锁存器74 LS 76 双JK触发器(带预置端和清除端)74 LS 77 4位双稳态锁存器74 LS 78 双JK触发器(带预置端,公共清除端和公共时钟端) 74 LS 80 门控全加器74 LS 81 16位随机存取存储器74 LS 82 2位二进制全加器(快速进位)74 LS 83 4位二进制全加器(快速进位)74 LS 84 16位随机存取存储器74 LS 85 4位数字比较器74 LS 86 2输入四异或门74 LS 87 四位二进制原码/反码/IO单元74 LS 89 64位读/写存储器74 LS 90 十进制计数器74 LS 91 八位移位寄存器74 LS 92 12分频计数器(2分频和6分频)74 LS 93 4位二进制计数器74 LS 94 4位移位寄存器(异步)74 LS 95 4位移位寄存器(并行IO)74 LS 96 5位移位寄存器74 LS 97 六位同步二进制比率乘法器74 LS 100 八位双稳锁存器74 LS 103 负沿触发双JK主从触发器(带清除端)74 LS 106 负沿触发双JK主从触发器(带预置,清除,时钟) 74 LS 107 双JK主从触发器(带清除端)74 LS 108 双JK主从触发器(带预置,清除,时钟)74 LS 109 双JK触发器(带置位,清除,正触发)74 LS 110 与门输入JK主从触发器(带锁定)74 LS 111 双JK主从触发器(带数据锁定)74 LS 112 负沿触发双JK触发器(带预置端和清除端)74 LS 113 负沿触发双JK触发器(带预置端)74 LS 114 双JK触发器(带预置端,共清除端和时钟端) 74 LS 116 双四位锁存器74 LS 120 双脉冲同步器/驱动器74 LS 121 单稳态触发器(施密特触发)74 LS 122 可再触发单稳态多谐振荡器(带清除端)74 LS 123 可再触发双单稳多谐振荡器74 LS 125 四总线缓冲门(三态输出)74 LS 126 四总线缓冲门(三态输出)74 LS 128 2输入四或非线驱动器74 LS 131 3-8线译码器74 LS 132 2输入四与非门(斯密特触发)74 LS 133 13输入端与非门74 LS 134 12输入端与门(三态输出)74 LS 135 四异或/异或非门74 LS 136 2输入四异或门(OC)74 LS 137 八选1锁存译码器/多路转换器74 LS 138 3-8线译码器/多路转换器74 LS 139 双2-4线译码器/多路转换器74 LS 140 双4输入与非线驱动器74 LS 141 BCD-十进制译码器/驱动器74 LS 142 计数器/锁存器/译码器/驱动器74 LS 145 4-10译码器/驱动器74 LS 147 10线-4线优先编码器74 LS 148 8线-3线八进制优先编码器74 LS 150 16选1数据选择器(反补输出)74 LS 151 8选1数据选择器(互补输出)74 LS 152 8选1数据选择器多路开关74 LS 153 双4选1数据选择器/多路选择器74 LS 154 4线-16线译码器74 LS 155 双2-4译码器/分配器(图腾柱输出)74 LS 156 双2-4译码器/分配器(集电极开路输出)74 LS 157 四2选1数据选择器/多路选择器74 LS 158 四2选1数据选择器(反相输出)74 LS 160 可预置BCD计数器(异步清除)74 LS 161 可预置四位二进制计数器(并清除异步) 74 LS 162 可预置BCD计数器(异步清除)74 LS 163 可预置四位二进制计数器(并清除异步) 74 LS 164 8位并行输出串行移位寄存器74 LS 165 并行输入8位移位寄存器(补码输出)74 LS 166 8位移位寄存器74 LS 167 同步十进制比率乘法器74 LS 168 4位加/减同步计数器(十进制)74 LS 169 同步二进制可逆计数器74 LS 170 4*4寄存器堆74 LS 171 四D触发器(带清除端)74 LS 172 16位寄存器堆74 LS 173 4位D型寄存器(带清除端)74 LS 174 六D触发器74 LS 175 四D触发器74 LS 176 十进制可预置计数器74 LS 177 2-8-16进制可预置计数器74 LS 178 四位通用移位寄存器74 LS 179 四位通用移位寄存器74 LS 180 九位奇偶产生/校验器74 LS 181 算术逻辑单元/功能发生器74 LS 182 先行进位发生器74 LS 183 双保留进位全加器74 LS 184 BCD-二进制转换器74 LS 185 二进制-BCD转换器74 LS 190 同步可逆计数器(BCD,二进制)74 LS 191 同步可逆计数器(BCD,二进制)74 LS 192 同步可逆计数器(BCD,二进制)74 LS 193 同步可逆计数器(BCD,二进制)74 LS 646 八位总线收发器,寄存器74 LS 647 八位总线收发器,寄存器74 LS 648 八位总线收发器,寄存器74 LS 649 八位总线收发器,寄存器74 LS 651 三态反相8总线收发器74 LS 652 三态反相8总线收发器74 LS 653 反相8总线收发器,集电极开路74 LS 654 同相8总线收发器,集电极开路74 LS 668 4位同步加/减十进制计数器74 LS 669 带先行进位的4位同步二进制可逆计数器74 LS 670 4*4寄存器堆(三态)74 LS 671 带输出寄存的四位并入并出移位寄存器74 LS 672 带输出寄存的四位并入并出移位寄存器74 LS 673 16位并行输出存储器,16位串入串出移位寄存器74 LS 674 16位并行输入串行输出移位寄存器74 LS 681 4位并行二进制累加器74 LS 682 8位数值比较器(图腾柱输出)74 LS 683 8位数值比较器(集电极开路)74 LS 684 8位数值比较器(图腾柱输出)74 LS 685 8位数值比较器(集电极开路)74 LS 686 8位数值比较器(图腾柱输出)74 LS 687 8位数值比较器(集电极开路)74 LS 688 8位数字比较器(OC输出)74 LS 689 8位数字比较器74 LS 690 同步十进制计数器/寄存器(带数选,三态输出,直接清除)74 LS 691 计数器/寄存器(带多转换,三态输出)74 LS 692 同步十进制计数器(带预置输入,同步清除)74 LS 693 计数器/寄存器(带多转换,三态输出)74 LS 696 同步加/减十进制计数器/寄存器(带数选,三态输出,直接清除) 74 LS 697 计数器/寄存器(带多转换,三态输出)74 LS 698 计数器/寄存器(带多转换,三态输出)74 LS 699 计数器/寄存器(带多转换,三态输出)74 LS 716 可编程模N十进制计数器74 LS 718 可编程模N十进制计数器74 LS 194 四位双向通用移位寄存器74 LS 195 四位通用移位寄存器74 LS 196 可预置计数器/锁存器74 LS 197 可预置计数器/锁存器(二进制)74 LS 198 八位双向移位寄存器74 LS 199 八位移位寄存器74 LS 210 2-5-10进制计数器74 LS 213 2-N-10可变进制计数器74 LS 221 双单稳触发器74 LS 230 八3态总线驱动器74 LS 231 八3态总线反向驱动器74 LS 240 八缓冲器/线驱动器/线接收器(反码三态输出)74 LS 241 八缓冲器/线驱动器/线接收器(原码三态输出)74 LS 242 八缓冲器/线驱动器/线接收器74 LS 243 4同相三态总线收发器74 LS 244 八缓冲器/线驱动器/线接收器74 LS 245 八双向总线收发器74 LS 246 4线-七段译码/驱动器(30V)74 LS 247 4线-七段译码/驱动器(15V)74 LS 248 4线-七段译码/驱动器74 LS 249 4线-七段译码/驱动器74 LS 251 8选1数据选择器(三态输出)74 LS 253 双四选1数据选择器(三态输出)74 LS 256 双四位可寻址锁存器74 LS 257 四2选1数据选择器(三态输出)74 LS 258 四2选1数据选择器(反码三态输出)74 LS 259 8为可寻址锁存器74 LS 260 双5输入或非门74 LS 261 4*2并行二进制乘法器74 LS 265 四互补输出元件74 LS 266 2输入四异或非门(oc)74 LS 270 2048位ROM (512位四字节,OC)74 LS 271 2048位ROM (256位八字节,OC)74 LS 273 八D触发器74 LS 274 4*4并行二进制乘法器74 LS 275 七位片式华莱士树乘法器74 LS 276 四JK触发器74 LS 278 四位可级联优先寄存器74 LS 279 四S-R锁存器74 LS 280 9位奇数/偶数奇偶发生器/较验器74 LS 28174 LS 283 4位二进制全加器74 LS 290 十进制计数器74 LS 291 32位可编程模74 LS 293 4位二进制计数器74 LS 294 16位可编程模74 LS 295 四位双向通用移位寄存器74 LS 298 四-2输入多路转换器(带选通)74 LS 299 八位通用移位寄存器(三态输出)74 LS 348 8-3线优先编码器(三态输出)74 LS 352 双四选1数据选择器/多路转换器74 LS 353 双4-1线数据选择器(三态输出)74 LS 354 8输入端多路转换器/数据选择器/寄存器,三态补码输出74 LS 355 8输入端多路转换器/数据选择器/寄存器,三态补码输出74 LS 356 8输入端多路转换器/数据选择器/寄存器,三态补码输出74 LS 357 8输入端多路转换器/数据选择器/寄存器,三态补码输出74 LS 365 6总线驱动器74 LS 366 六反向三态缓冲器/线驱动器74 LS 367 六同向三态缓冲器/线驱动器74 LS 368 六反向三态缓冲器/线驱动器74 LS 373 八D锁存器74 LS 374 八D触发器(三态同相)74 LS 375 4位双稳态锁存器74 LS 377 带使能的八D触发器74 LS 378 六D触发器74 LS 379 四D触发器74 LS 381 算术逻辑单元/函数发生器74 LS 382 算术逻辑单元/函数发生器74 LS 384 8位*1位补码乘法器74 LS 385 四串行加法器/乘法器74 LS 386 2输入四异或门74 LS 390 双十进制计数器74 LS 391 双四位二进制计数器74 LS 395 4位通用移位寄存器74 LS 396 八位存储寄存器74 LS 398 四2输入端多路开关(双路输出)74 LS 399 四-2输入多路转换器(带选通)74 LS 422 单稳态触发器74 LS 423 双单稳态触发器74 LS 440 四3方向总线收发器,集电极开路74 LS 441 四3方向总线收发器,集电极开路74 LS 442 四3方向总线收发器,三态输出74 LS 443 四3方向总线收发器,三态输出74 LS 444 四3方向总线收发器,三态输出74 LS 445 BCD-十进制译码器/驱动器,三态输出74 LS 446 有方向控制的双总线收发器74 LS 448 四3方向总线收发器,三态输出74 LS 449 有方向控制的双总线收发器74 LS 465 八三态线缓冲器74 LS 466 八三态线反向缓冲器74 LS 467 八三态线缓冲器74 LS 468 八三态线反向缓冲器74 LS 490 双十进制计数器74 LS 540 八位三态总线缓冲器(反向)74 LS 541 八位三态总线缓冲器74 LS 589 有输入锁存的并入串出移位寄存器74 LS 590 带输出寄存器的8位二进制计数器74 LS 591 带输出寄存器的8位二进制计数器74 LS 592 带输出寄存器的8位二进制计数器74 LS 593 带输出寄存器的8位二进制计数器74 LS 594 带输出锁存的8位串入并出移位寄存器74 LS 595 8位输出锁存移位寄存器74 LS 596 带输出锁存的8位串入并出移位寄存器74 LS 597 8位输出锁存移位寄存器74 LS 598 带输入锁存的并入串出移位寄存器74 LS 599 带输出锁存的8位串入并出移位寄存器74 LS 604 双8位锁存器74 LS 605 双8位锁存器74 LS 606 双8位锁存器74 LS 607 双8位锁存器74 LS 620 8位三态总线发送接收器(反相)74 LS 621 8位总线收发器74 LS 622 8位总线收发器74 LS 623 8位总线收发器74 LS 640 反相总线收发器(三态输出)74 LS 641 同相8总线收发器,集电极开路74 LS 642 同相8总线收发器,集电极开路74 LS 643 8位三态总线发送接收器74 LS 644 真值反相8总线收发器,集电极开路74 LS 645 三态同相8总线收发器CD4001 4二输入或非门CD4002 双4输入或非门CD4006 18位静态移位寄存器CD4007 双互补对加反相器CD4009 六缓冲器/转换-倒相CD4010 六缓冲器/转换-正相CD4011 四2输入与非门CD4012 双4输入与非门CD4013 置/复位双D型触发器CD4014 8位静态同步移位寄存CD4015 双4位静态移位寄存器CD4016 四双向模拟数字开关CD4017 10译码输出十进制计数器CD4018 可预置1/N计数器CD4019 四与或选择门CD4020 14位二进制计数器CD4021 8位静态移位寄存器CD4022 8译码输出8进制计数器CD4023 三3输入与非门CD4024 7位二进制脉冲计数器CD4025 三3输入与非门CD4026 十进制/7段译码/驱动CD4027 置位/复位主从触发器CD4028 BCD十进制译码器CD4029 4位可预置可逆计数器CD4030 四异或门CD4031 64位静态移位寄存器CD4032 三串行加法器CD4033 十进制计数器/7段显示CD4034 8位静态移位寄存器CD4035 4位并入/并出移位寄存器CD4038 3位串行加法器CD4040 12位二进制计数器CD4041 四原码/补码缓冲器CD4042 四时钟D型锁存器CD4043 四或非R/S锁存器CD4044 四与非R/S锁存器CD4046 锁相环CD4047 单非稳态多谐振荡器CD4048 可扩充八输入门CD4049 六反相缓冲/转换器CD4050 六正相缓冲/转换器CD4051 单8通道多路转换/分配CD4052 双4通道多路转换/分配CD4053 三2通道多路转换/分配CD4056 7段液晶显示译码/驱动CD4060 二进制计数/分频/振荡CD4063 四位数值比较器CD4066 四双相模拟开管CD4067 16选1模拟开关CD4068 8输入端与非/与门CD4069 六反相器CD4070 四异或门CD4071 四2输入或门CD4072 双四输入或门CD4073 三3输入与门CD4075 三3输入与门CD4076 4位D型寄存器CD4077 四异或非门CD4078 八输入或/或非门CD4081 四输入与门CD4082 双4输入与门CD4085 双2组2输入与或非门CD4086 可扩展2输入与或非门CD4093 四与非斯密特触发器CD4094 8位移位/贮存总线寄存CD4096 3输入J-K触发器CD4098 双单稳态触发器CD4099 8位可寻址锁存器CD40103 同步可预置减法器CD40106 六斯密特触发器CD40107 双2输入与非缓冲/驱动CD40110 计数/译码/锁存/驱动CD40174 6D触发器CD40175 4D触发器CD40192 BCD可预置可逆计数器CD40193 二进制可预置可逆计数器CD40194 4位双相移位寄存器。

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四输入或非门课程设计学生姓名:专业班级:指导教师:工作单位:题目: 四输入或非门的设计初始条件:计算机、ORCAD软件,L-EDIT软件要求完成的主要任务:(包括集成电路专项实践工作量及其技术要求,以及说明书撰写等具体要求)1、集成电路专项实践工作量:1周2、技术要求:(1)学习ORCAD软件,L-EDIT软件。

(2)设计一个四输入或非门电路。

(3)利用ORCAD软件,L-EDIT软件对该电路进行系统设计、电路设计和版图设计,并进行相应的设计、模拟和仿真工作。

3、查阅至少5篇参考文献。

按《武汉理工大学课程设计工作规范》要求撰写设计报告书。

全文用A4纸打印,图纸应符合绘图规范。

时间安排:2015.6.19布置集成电路专项实践任务、选题;讲解集成电路专项实践具体实施计划与课程设计报告格式的要求;集成电路专项实践答疑事项。

2015.6.19-6.20学习ORCAD软件,L-EDIT软件,查阅相关资料,复习所设计内容的基本理论知识。

2015.6.21-6.25用ORCAD软件设计四输入或非门电路并进行仿真工作,再利用L-EDIT软件绘制其版图,完成集成电路专项实践报告的撰写。

2015.6.26 提交集成电路专项实践报告,进行答辩。

指导教师签名:年月日系主任(或责任教师)签名:年月日目录摘要 (I)Abstract (II)1 绪论 (1)2 四输入或非门 (2)2.1 四输入或非门的电路结构 (2)2.2 四输入或非门的电路设计与仿真 (3)2.2.1 ORCAD软件介绍 (3)2.2.2 绘制电路图 (3)2.2.3 电路仿真 (4)2.4 四输入或非门的版图绘制 (6)2.4.1 L-EDIT软件介绍 (6)2.4.2 版图绘制 (6)3 总结 (10)参考文献 (11)摘要性能优越的四输入或非门是数字电路中很常见的一种逻辑电路,可广泛应用于算术逻辑单元等电路中。

CMOS集成电路由于工艺技术的进步以及功耗低、稳定性高、抗干扰性强、噪声容限大、可适应较宽的环境温度和电源电压等一系列的优点,成为现在IC 设计的主流技术。

本文首先介绍了CMOS四输入或非门电路,紧接着介绍了ORCAD软件,并利用此软件搭建了仿真电路图,对电路进行了仿真分析。

最后介绍了L-EDIT软件,并利用此软件绘制了该电路的版图。

关键词:四输入或非门;ORCAD;L-EDIT;版图AbstractThe superior performance of four input or gate, a logical circuit in digital circuits, is very common.It can be widely used in the arithmetic logic unit circuits. CMOS integrated circuits due to technology progress and low power consumption, high stability, strong anti interference, noise margin limit, can adapt to a wide ambient temperature and supply voltage and a series of advantages, become the mainstream technology of IC design now.In this paper, we first introduce the CMOS four-input NOR circuit, followed by the introduction of ORCAD software, and use the software to build the circuit simulation, the simulation of the circuit is analyzed. At the end of the paper, the L-EDIT software is introduced, and the layout of the circuit is drawn.Key words: four-input NOR gate; ORCAD; L-EDIT; layout1 绪论或非门是数字逻辑中实现逻辑或非的逻辑门。

有多个输入端、1个输出端,每增加一个输入端只需增加一对CMOS管。

若输入中有高电平“1”,则输出为低电平“0”;否则输出为高电平“1”。

或非门在实际运用中相当普遍,在集成电路设计中或非门与与非门也是主要的数字集成组成方法。

CMOS集成电路采用场效应管,且都是互补结构,工作时两个串联的场效应管总是处于一个管导通,另一个管截止的状态,电路静态功耗理论上为零。

实际上,由于存在漏电流,CMOS电路尚有微量静态功耗。

单个门电路的功耗典型值仅为20mW,动态功耗(在1MHz工作频率时)也仅为几mW。

CMOS集成电路供电简单,供电电源体积小,基本上不需稳压。

CMOS 集成电路由于工艺技术的进步以及功耗低、稳定性高、抗干扰性强、噪声容限大、可等比例缩小、以及可适应较宽的环境温度和电源电压等一系列优点,成为现在IC 设计的主流技术。

在CMOS集成电路设计中,或非电路的设计与应用是非常重要的。

IC 设计者可以根据芯片的不同功能和要求采用各种不同结构的或非电路,从而实现电路的最优化设计[5]。

CMOS或非门的版图设计是集成电路设计中的一个重要单元,它的复杂度与功耗密切相关,越复杂功耗就越大。

如何在保持高性能的情况下减小芯片面积和功耗,无疑是设计的关键,这要求设计者对芯片的重要部件进行各方面的优化。

Capture提供层次式电路和平坦式电路两种原理图绘制方式,设计师可以更快、更简捷、更直观地完成原理图设计与绘制。

L-Edit是Tanner公司的全定制版图编辑工具。

它具有速度快、功能强、使用方便和分层设计的特点。

ORCAD软件和L-EDIT软件是IC设计和验证的高性能软件系统模块,具有高效率,交互式等特点,强大而且完善的功能包括从IC 设计到输出,以及最后的加工服务,丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统[2]。

2 四输入或非门2.1 四输入或非门的电路结构四输入或非门是最常用的基本功能电路之一,广泛应用于数字逻辑电路电路设计中。

在本次课程设计中,采用CMOS管实现或非逻辑结构,CMOS逻辑门电路功耗极低,成本低,电源电压范围宽,逻辑度高,抗干扰能力强,输入阻抗高,扇出能力强[2]。

用N沟通增强型场效应管构成的逻辑电路称为NMOS电路;用P沟道场效应管构成的逻辑电路称为PMOS电路;CMOS电路则是NMOS和PMOS的互补型电路。

四输入或非门真值表如表1。

表1 四输入或非门的真值表本次设计的四输入或非门有8个MOS管组成,其中4个NMOS,4个PMOS,只要一个输入端为高电平(假设B为高电平),则与B相连的PMOS截止,NMOS导通,形成该输出Y到地的通路,阻断VCC到Y的通路,形成一个截止PMOS(无穷大电阻)与导通NMOS(有限的下拉电阻)的分压电路,因此输出Y为低电平;若输入均为低电平,则左右的NMOS都截止,PMOS都导通,形成VCC到Y的通路,因此输出为高电平。

原理图如图1。

图1 四输入或非门的原理图2.2 四输入或非门的电路设计与仿真2.2.1 ORCAD软件介绍ORCAD 是一套在个人电脑的电子设计自动化套装软件,专门用来让电子工程师设计电路图及相关图表,设计印刷电路板所用的印刷图,及电路的模拟之用。

ORCAD Capture CIS在原理图输入基础上,加入了强大的元件信息系统,可用于创建、跟踪和认证元件,便于优选库和已有元件库的重用。

图形化、平面化和层次化设计能力提高了原理图设计效率,集中管理物料编号和器件信息,可进行数据流程、封装以及互联的在线设计规则检查,这种简单的原理图输入技术让设计师能够更好的发挥他们的创造力,专注于电路设计,而不是忙碌于工具层面的操作[6]。

2.2.2 绘制电路图使用ORCAD软件按照四输入或非门的原理图绘制电路,选择合适的元件及端口,绘制的原理图如图2。

在该电路中,PMOS和NMOS呈现对称状态,PMOS组成上拉通路,NMOS组成下拉通路。

各个MOS管的状态和输出Y随着输入A、B、C、D的变化状态如表3.1所示(“高”指高电平,“低”指低电平)。

图2 用ORCAD绘制的四输入或非门的电路图2.2.3 电路仿真为验证此异或门的正确性,需要进行仿真以验证它的正确性。

查看电路图中各偏置点电压,电流和功耗情况如图3所示。

从图3可以看出各个MOS管的导通电压在nV 级,截止电流仅为pA级,静态功耗为在pW级以下,电路静态功耗很小[4]。

各处的电压、电流和功耗值均在正常范围内,单从偏置点情况来看,电路工作正常。

图3 各偏置点电压,电流和功耗情况对原理图进行仿真。

给四输入或非门的输入端加入激励信号。

仿真中高电平为V1=5V,低电平为GND。

进行仿真,输出波形。

波形图如下图4。

图4 四输入或非门电路输入输出波形图由图4波形可以看出,激励源的波形具有一般性,而且输入A、B、C、D和输出Y 的波形图满足或非运算关系。

2.4 四输入或非门的版图绘制2.4.1 L-EDIT软件介绍L-EDIT是Tanner Tools Pro工具软件中的一个软件包,可以在同一窗口中进行版图设计、设计规则检查、网表提取、标准单元自动布局与布线等工作。

L-Edit对掩膜版层数、分层数和单元数没有限制,基本图形有矩形、多边形、圆、线和标注等,并可处理90°、45°和任意角;用户可以设置调色板、线型、放大和缩小;输入输出有TDB、CIF和GDSII三种格式;可在绘图机和普通打印机上实现输出硬拷贝[1]。

另外L-Edit将Tanner Tools中除NetTran、Gate Sim和LVS之外的其它所有功能集成在自己的环境中,包括SPR(自动布局布线)、DRC(版图几何规则检查)、Extract(版图参数提取)和CSV(Cross-Section Viewer,版图横截面观察)等。

2.4.2 版图绘制根据本次CMOS异或门的设计任务,可以进行分层次设计绘制版图,需要先把NMOS管和PMOS管cell单元绘制出来,然后再把CMOS反相器和需要用到的派生CMOS结构绘制出来,最后利用这些cell单元进行连接,把CMOS或非门的版图画出来,完成本次版图设计任务[4]。

在L-EDIT的使用中需要注意L-EDIT的编辑环境是预设在P型基板上的,故在P基板上绘制PMOS的第一步是作出N-well区,即需要预设N 阱区[3];各个图层的绘制无先后顺序;要及时进行DRC检查以排除错误,绘制每一个图层都要及时进行DRC检查。

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