电路四输入与非门设计 - 副本
四输入与非门7420工作原理
四输入与非门7420工作原理
四输入与非门（7420）是一种集成电路，通常用于数字电子系统中。
每个输入都是一个非门，也就是一个反相器。
这意味着，如果输入是1，输出就是0，反之亦然。
7420 IC 的工作原理如下：
1. 输入阶段：这个器件有四个输入引脚（A、B、C、D）。
每个输入都连接到一个非门。
2. 非门：每个输入都通过一个非门，进行逻辑非操作。
这意味着，如果输入是高电平（1），那么非门输出低电平（0），反之亦然。
3. 与非门：接下来，这四个非门的输出连接到一个与非门。
与非门是一个与门后跟一个非门，其输出是与门输出的逻辑非。
4. 与门：四个非门的输出在与门中进行逻辑与运算。
只有当所有输入都是高电平时，与门的输出才是高电平。
否则，输出为低电平。
5. 最终输出：与非门将与门的输出进行逻辑非操作，最终输出的结果是：只要有一个输入为低电平，那么输出就为高电平。
这种设计使得四输入与非门的输出在只有当所有输入都是高电平时才为低电平，其他情况都为高电平。
这种门电路在数字逻辑电路中有许多应用，用于实现复杂的逻辑功能。
IC课程设计 四位与非门电路设计
兰州交通大学电子与信息工程学院I C 课程设计报告课题一：四位与非门电路设计课题二：三输入加法器电路专业电子科学与技术班级电子1001学号 201010024学生姓名牛昕炜设计时间 2012—2013学年第二学期目录目录------------------------------------------------------------- 2课程一四位与非门的电路设计------------------------------------ 4一概要--------------------------------------------------- 4二设计的原理---------------------------------------------- 41 两输入与非门--------------------------------------- 42 四输入与非门符号图及原理--------------------------- 43 电路图--------------------------------------------- 6三、课程设计的过程----------------------------------------- 61 网表文件-------------------------------------------- 62 打开网表文件仿真----------------------------------- 73 延时分析：------------------------------------------ 8课程二组合逻辑加法器------------------------------------------- 8一设计目的------------------------------------------------ 8二设计原理------------------------------------------------ 81 加法器真值表：-------------------------------------- 92 逻辑图---------------------------------------------- 93 电路图--------------------------------------------- 10三课程设计的过程---------------------------------------- 101 网表文件------------------------------------------ 102 打开网表文件仿真----------------------------------- 113 仿真分析（延时分析）------------------------------- 12四课程设计总结------------------------------------------- 13课程一四位与非门的电路设计一概要随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。
四输入或非门电路和版图设计说明
成绩评定表课程设计任务书目录目录 (III)1.绪论 (1)1.1 设计背景 (1)1.2 设计目标 (1)2.四输入或非门 (2)2.1 四输入或非门电路结构 (2)2.2 四输入或非门电路仿真 (3)2.3 四输入或非门的版图绘制 (4)2.4 四输入或非门的版图电路仿真 (5)2.5 LVS检查匹配 (6)总结 (7)附录一：原理图网表 (9)附录二：版图网表 (10)1.绪论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。
该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。
其中的L-Edit 版图编辑器在国内应用广泛，具有很高知名度。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。
1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑四输入或非门电路原理图。
2.用tanner软件中的TSpice对四输入或非门电路进行仿真并观察波形。
3.用tanner软件中的L-Edit绘制四输入或非门版图，并进行DRC验证。
四输出与非门版图
作业报告作业题目：画一个4输入与非门的版图，w=5~20. L =2~10.作业要求：（1）画出版图并进行设计规则检查，提取T-spice 网表文件（2）根据从版图中提取的参数，用T-space软件进行仿真，观测器输出波形。
（3）采用CMOS 2 um工艺。
（4）撰写设计报告，设计报告如有雷同均视为不及格，请各位妥善保管好自己的设计文档。
（5）提交报告的最后截止日期位6月10号。
一四输入与非门电路图如下图所示：四输入与非门的工作原理为：四输入端CMOS与非门电路，其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。
每个输入端连到一个N沟道和一个P沟道MOS管的栅极。
当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。
真值表如下所示：二版图的绘制这次作业要求四输入与非门的宽和长的范围是w=5~20. L =2~10。
我绘制的版图选取W=16 um L=2um ，绘制的过程为：（1）绘制接合端口Abut（2）绘制电源Vdd和Gnd，以及相应端口（3）绘制Nwell层（4）绘制N阱节点（5）绘制衬底节点（6）绘制Nselect区和Pselect区（7）绘制NMOS有源区和PMOS有源区（8）绘制多晶硅层（9）绘制NAND 4 的输入口（10）绘制NAND 4 的输出口（11）绘制NMOS有源区和PMOS的源极三T-spice仿真在绘制完版图之后，经过设计规则检查无误后就可以提取网表进行仿真了。
（1）版图的网表提取结果为：* Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ; * TDB File: D:\20113250\youwenhao-NAND4.tdb* Cell: Cell0Version 1.03* Extract Definition File: D:\Tanner EDA\Tanner Tools v13.0\ExampleSetup\lights.ext* Extract Date and Time: 06/10/2014 - 01:20.include "C:\Users\Administrator\Desktop\ml5_20.md"V1 Vdd Gnd 5va A Gnd PULSE (0 2.5 100n 2.5n 2.5n 100n 200n)vb B Gnd PULSE (0 2.5 50n 2.5n 2.5n 50n 100n)vc C Gnd PULSE (0 2.5 25n 2.5n 2.5n 25n 50n)vd D Gnd PULSE (0 2.5 12.5n 2.5n 2.5n 12.5n 25n).tran 1n 400n.print tran v(A) v(B) v(C) v(D) v(Out)* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* NODE NAME ALIASES* 1 = GND (34.5 , -41.5)* 2 = vdd (32, 15)* 3 = OUT (47.5 , 9)* 4 = D (84 , -6)* 5 = C (70.5 , -5.5)* 6 = B (59.5 , -6)* 7 = A (38 , -5)V1 Vdd Gnd 5va A Gnd PULSE (0 12.5 500n 12.5n 12.5n 5100n 1000n)vb B Gnd PULSE (0 12.5 250n 12.5n 12.5n 250n 500n)vc C Gnd PULSE (0 12.5 125n 12.5n 12.5n 125n 250n)vd D Gnd PULSE (0 12.5 62.5n 12.5n 12.5n 62.5n 125n).tran 1n 1000n.print tran v(D) v(C) v(B) v(A) v(Out)M1 Vdd 4 Out Vdd PMOS L=2u W=16u AD=88p PD=47u AS=60p PS=23.5u $ (44 37 46 53)M2 Out 5 Vdd Vdd PMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 37 36.5 53)M3 Vdd 6 Out Vdd PMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 37 27.5 53)M4 Out 7 Vdd Vdd PMOS L=2u W=16u AD=112p PD=30u AS=88p PS=47u $ (9.5 37 11.5 53)M5 Out 4 Out Gnd NMOS L=2u W=16u AD=120p PD=47u AS=60p PS=23.5u $ (44 0 46 16) M6 Out 5 Out Gnd NMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 0 36.5 16)M7 Out 6 Out Gnd NMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 0 27.5 16)M8 Out 7 Gnd Gnd NMOS L=2u W=16u AD=112p PD=30u AS=92p PS=47u $ (9.5 0 11.5 16)* Pins of element D1 are shorted:* D1 vdd vdd D_lateral $ (88 18.5 91 26.5)* Pins of element D2 are shorted:* D2 vdd vdd D_lateral $ (36 18.5 39.5 26.5)* Total Nodes: 11* Total Elements: 10* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.001 sec* Total Extract Elapsed Time: 0.746 sec.END（2）提取的网表经过T-spice运行后的文件为：T-Spice - Tanner SPICET-Spice - Tanner SPICEVersion 13.00Standalone hardware lockProduct Release ID: T-Spice Win32 13.00.20080321.01:01:33Copyright ?1993-2008 Tanner EDAOpening output file "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.out"Parsing "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.spc"Initializing parser from header file "C:\Users\Administrator\Desktop\游文浩20113250\header.sp"Including "C:\Users\Administrator\Desktop\ml5_20.md"Loaded MOSLevel2 model library, SPICE Level 2 MOSFET revision 1.0Warning : Pulse period is too small, reset to rt + ft + pw = 5.125e-006Accuracy and Convergence options:numndset|dchold = 100Timestep and Integration options:relq|relchgtol = 0.0005Model Evaluation options:dcap = 2 defnrb = 0 [sq] defnrd = 0 [sq]defnrs = 0 [sq] tnom = 25 [deg C]General options:search = C:\Users\Administrator\Desktop temp = 25 [deg C]threads = 4Output options:acout = 1 ingold = 0Device and node counts:MOSFETs - 8 MOSFET geometries - 8BJTs - 0 JFETs - 0MESFETs - 0 Diodes - 0Capacitors - 0 Resistors - 0Inductors - 0 Mutual inductors - 0Transmission lines - 0 Coupled transmission lines - 0Voltage sources - 5 Current sources - 0VCVS - 0 VCCS - 0CCVS - 0 CCCS - 0 V-control switch - 0 I-control switch - 0Macro devices - 0 External C model instances - 0HDL devices - 0Subcircuits - 0 Subcircuit instances - 0Independent nodes - 5 Boundary nodes - 6Total nodes - 11*** 1 WARNING MESSAGE GENERATED DURING SETUPParsing 0.00 secondsSetup 0.01 secondsDC operating point 0.00 secondsTransient Analysis 0.11 secondsOverhead 1.50 seconds-----------------------------------------Total 1.62 secondsSimulation completed with 1 Warning（3）仿真结果为：四作业总结：完成这次作业之后，我对于集成电路版图的绘制有了一个全新的认识，初步掌握了Tunner软件的使用以及T-spice仿真软件的使用。
数字集成电路课程设计报告-4bits超前进位加法器全定制设计
第1章概述1.1 课程设计目的•综合应用已掌握的知识•熟悉集成电路设计流程•熟悉集成电路设计主流工具•强化学生的实际动手能力•培养学生的工程意识和系统观念•培养学生的团队协作能力1.2 课程设计的主要内容1.2.1 设计题目4bits超前进位加法器全定制设计1.2.2 设计要求整个电路的延时小于2ns整个电路的总功耗小于20pw总电路的版图面积小于60*60um1.2.3 设计内容功能分析及逻辑分析估算功耗与延时电路模拟与仿真版图设计版图数据提交及考核，课程设计总结第2章功能分析及逻辑分析2.1 功能分析74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。
其管脚如图2-1所示：图2-1 74283管脚图2.2推荐工作条件（根据SMIC 0.18工艺进行修改）表2-1 SMIC 0.18工艺的工作条件2.3直流特性（根据SMIC 0.18工艺进行修改）表2-2 SMIC 0.18直流特性2.4交流（开关）特性（根据SMIC 0.18工艺进行修改）表2-3SMIC 0.18工艺交流（开关）特性2.5真值表表2-4 4位超前进位加法器真值表2.6表达式定义两个中间变量Gi和Pi：所以：进而可得各位进位信号的罗辑表达如下2.7电路原理图超前进位加法器原理：对于一个N位的超前进位组，它的晶体管实现具有N+1个并行分支且最多有N+1个晶体管堆叠在一起。
由于门的分支和晶体管的堆叠较多使性能较差，所以超前进位计算在实际中至多智能限制于2或4位。
为了建立非常快速的加法器，需要把进位传播和进位产生组织成递推的树形结构，如图2-2所示。
一个比较有效的实现方法是把进位传播层次化地分解成N位的子组合：Co,0=GO+POCi,0Co,1=G1+P1G0+P1P0 Ci,0=( G1+P1G0)+(P1P0) Ci,0=G1:0+P1:0 Ci,0Co,2=G2+P2G1+P2P1G0+P2P1P0Ci,0=G2+P2Co,1 2-1 Co,3=G3+P3 G2+P3P2G1+P3P2P1G0+P3P2P1P0Ci,0=(G3+P3G2)+(P3P2)Co,1=G3:2+P3:2Co,1 在公式2-1中，进位传播过程被分解成两位的子组合。
四输入与非门版图
作业报告作业题目：画一个4输入与非门的版图，w=5~20. L =2~10.作业要求：（1）画出版图并进行设计规则检查，提取T-spice 网表文件（2）根据从版图中提取的参数，用T-space软件进行仿真，观测器输出波形。
（3）采用CMOS 2 um工艺。
（4）撰写设计报告，设计报告如有雷同均视为不及格，请各位妥善保管好自己的设计文档。
（5）提交报告的最后截止日期位6月10号。
一四输入与非门电路图如下图所示：四输入与非门的工作原理为：四输入端CMOS与非门电路，其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。
每个输入端连到一个N沟道和一个P沟道MOS管的栅极。
当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。
真值表如下所示：二版图的绘制这次作业要求四输入与非门的宽和长的范围是w=5~20. L =2~10。
我绘制的版图选取W=16 um L=2um ，绘制的过程为：（1）绘制接合端口Abut（2）绘制电源Vdd和Gnd，以及相应端口（3）绘制Nwell层（4）绘制N阱节点（5）绘制衬底节点（6）绘制Nselect区和Pselect区（7）绘制NMOS有源区和PMOS有源区（8）绘制多晶硅层（9）绘制NAND 4 的输入口（10）绘制NAND 4 的输出口（11）绘制NMOS有源区和PMOS的源极三T-spice仿真在绘制完版图之后，经过设计规则检查无误后就可以提取网表进行仿真了。
（1）版图的网表提取结果为：* Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ; * TDB File: D:\20113250\youwenhao-NAND4.tdb* Cell: Cell0 Version 1.03* Extract Definition File: D:\Tanner EDA\Tanner Tools v13.0\ExampleSetup\lights.ext* Extract Date and Time: 06/10/2014 - 01:20.include "C:\Users\Administrator\Desktop\ml5_20.md"V1 Vdd Gnd 5va A Gnd PULSE (0 2.5 100n 2.5n 2.5n 100n 200n)vb B Gnd PULSE (0 2.5 50n 2.5n 2.5n 50n 100n)vc C Gnd PULSE (0 2.5 25n 2.5n 2.5n 25n 50n)vd D Gnd PULSE (0 2.5 12.5n 2.5n 2.5n 12.5n 25n).tran 1n 400n.print tran v(A) v(B) v(C) v(D) v(Out)* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* NODE NAME ALIASES* 1 = GND (34.5 , -41.5)* 2 = vdd (32, 15)* 3 = OUT (47.5 , 9)* 4 = D (84 , -6)* 5 = C (70.5 , -5.5)* 6 = B (59.5 , -6)* 7 = A (38 , -5)V1 Vdd Gnd 5va A Gnd PULSE (0 12.5 500n 12.5n 12.5n 5100n 1000n)vb B Gnd PULSE (0 12.5 250n 12.5n 12.5n 250n 500n)vc C Gnd PULSE (0 12.5 125n 12.5n 12.5n 125n 250n)vd D Gnd PULSE (0 12.5 62.5n 12.5n 12.5n 62.5n 125n).tran 1n 1000n.print tran v(D) v(C) v(B) v(A) v(Out)M1 Vdd 4 Out Vdd PMOS L=2u W=16u AD=88p PD=47u AS=60p PS=23.5u $ (44 37 46 53)M2 Out 5 Vdd Vdd PMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 37 36.5 53)M3 Vdd 6 Out Vdd PMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 37 27.5 53)M4 Out 7 Vdd Vdd PMOS L=2u W=16u AD=112p PD=30u AS=88p PS=47u $ (9.5 37 11.5 53)M5 Out 4 Out Gnd NMOS L=2u W=16u AD=120p PD=47u AS=60p PS=23.5u $ (44 0 46 16)M6 Out 5 Out Gnd NMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 0 36.5 16)M7 Out 6 Out Gnd NMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 0 27.516)M8 Out 7 Gnd Gnd NMOS L=2u W=16u AD=112p PD=30u AS=92p PS=47u $ (9.5 0 11.5 16)* Pins of element D1 are shorted:* D1 vdd vdd D_lateral $ (88 18.5 91 26.5)* Pins of element D2 are shorted:* D2 vdd vdd D_lateral $ (36 18.5 39.5 26.5)* Total Nodes: 11* Total Elements: 10* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.001 sec* Total Extract Elapsed Time: 0.746 sec.END（2）提取的网表经过T-spice运行后的文件为：T-Spice - Tanner SPICET-Spice - Tanner SPICEVersion 13.00Standalone hardware lockProduct Release ID: T-Spice Win32 13.00.20080321.01:01:33Copyright ?1993-2008 Tanner EDAOpening output file "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.out"Parsing "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.spc"Initializing parser from header file "C:\Users\Administrator\Desktop\游文浩20113250\header.sp"Including "C:\Users\Administrator\Desktop\ml5_20.md"Loaded MOSLevel2 model library, SPICE Level 2 MOSFET revision 1.0Warning : Pulse period is too small, reset to rt + ft + pw = 5.125e-006Accuracy and Convergence options:numndset|dchold = 100Timestep and Integration options:relq|relchgtol = 0.0005Model Evaluation options:dcap = 2 defnrb = 0 [sq] defnrd = 0 [sq]defnrs = 0 [sq] tnom = 25 [deg C]General options:search = C:\Users\Administrator\Desktop temp = 25 [deg C]threads = 4Output options:acout = 1 ingold = 0Device and node counts:MOSFETs - 8 MOSFET geometries - 8BJTs - 0 JFETs - 0MESFETs - 0 Diodes - 0Capacitors - 0 Resistors - 0Inductors - 0 Mutual inductors - 0Transmission lines - 0 Coupled transmission lines - 0V oltage sources - 5 Current sources - 0VCVS - 0 VCCS - 0CCVS - 0 CCCS - 0V-control switch - 0 I-control switch - 0Macro devices - 0 External C model instances - 0HDL devices - 0Subcircuits - 0 Subcircuit instances - 0Independent nodes - 5 Boundary nodes - 6Total nodes - 11*** 1 WARNING MESSAGE GENERATED DURING SETUPParsing 0.00 secondsSetup 0.01 secondsDC operating point 0.00 secondsTransient Analysis 0.11 secondsOverhead 1.50 seconds-----------------------------------------Total 1.62 secondsSimulation completed with 1 Warning（3）仿真结果为：四作业总结：完成这次作业之后，我对于集成电路版图的绘制有了一个全新的认识，初步掌握了Tunner软件的使用以及T-spice仿真软件的使用。
与非门、或非门和异或门的版图设计
实验四：与非门和或非门的版图设计、异或门的后仿真一、实验目的1、使用virtuoso layout XL工具创建或非门（NOR）和与非门（NAND）的电路原理图和版图；2、利用已创建好的或非门、与非门和反相器设计异或门（XOR）的电路原理图；3、对异或门提取的参数进行模拟仿真。
二、实验要求1、打印出由或非门、与非门和反相器设计成的异或门的仿真结果；2、打印出异或门的电路原理图和版图。
三、实验工具Virtuoso四、实验内容1、或非门的设计；2、与非门的设计；3、异或门的设计；4、异或门的仿真。
1、或非门的设计step1:创建或非门的电路原理图，其中，NMOS的宽度120nm为PMOS的宽度为480nm.图1 或非门的电路原理图step2:验证或非门是否可以正常工作，即创建SPICE netlist.图2 验证或非门图3验证成功产生的报告step3：创建一个layout view，并选择菜单栏上Tools->Lyaout XL，此时刚刚保存的电路原理图会自动弹出来，接着选择菜单栏上的Connectivity->Updata->Components and Nets,在弹出得对话框中修改参数，修改完成后点击OK，将会出现如下图所示布局。
图4 利用virtuoso XL工具生成的布局step4:参照前面的实验，在矩形边框内画上电源轨道和NWELL，并创建M1_PSUB 和MI_NWELL，将vdd!、gnd!移至电源轨道上，再将其他原件也移至矩形边框内。
对照电路原理图将NMOS、PMOS、电源、地、以及输入输出端口连接起来，在连线时，注意观察电路原理图，确保不会出现短路情况，连接好的版图如下图所示。
图5 连接好的或非门版图step5：对画好的版图进行DRC，成功后验证提取参数并做LVS验证，再生成网表文件。
图6 或非门版图的DRC验证图7 或非门的参数提取视图图8 或非门的LVS验证图9 或非门的网表文件2、与非门的设计与或非门的设计类似，在此不再赘述，直接给出与非门的电路原理图、版图以及DRC、LVS验证。
4位数字密码锁的设计
1技术指标用与非门设计一个4位或多位代码的数字锁，要求如下：A: 设计一个保险箱用的多位代码数字锁，比如4位代码ABCD四个输入端和一个开锁用的钥匙插孔输入端E，当开箱时（E＝1）,如果输入代码（例如ABCD＝1010）与设定的代码相同，则保险箱被打开，即输出端Z＝1,否则电路发出报警信号:B: 进行电路仿真，并说明其工作原理。
2方案比较方案一：由4个单刀双掷开关构成密码开关，用户可以通过控制开关来控制A、B、C、D3 Proteus软件介绍Proteus软件是来自英国Labcenter electronics公司的EDA工具软件。
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四输入与非门课程设计任务书学生姓名：专业班级：指导教师：工作单位：题目: CMOS四输入与非门电路设计初始条件：计算机、ORCAD软件、L-EDIT软件要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）1、课程设计工作量：2周2、技术要求：（1）学习ORCAD软件、L-EDIT软件。
（2）设计一个CMOS四输入与非门电路。
（3）利用ORCAD软件、L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。
3、查阅至少5篇参考文献。
按《武汉理工大学课程设计工作规范》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规范。
时间安排：2013.11.22布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。
2013.11.25-11.27学习ORCAD软件、L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。
2013.11.28-12.5对CMOS四输入与非门电路进行设计仿真工作，完成课设报告的撰写。
2013.12.6 提交课程设计报告，进行答辩。
指导教师签名：年月日系主任（或责任教师）签名：年月日摘要 (I)Abstract (II)1 绪论 (1)2 设计内容及要求 (2)2.1 设计的目的及主要任务 (2)2.2 设计思想 (2)3软件介绍 (3)3.1 OrCAD简介 (3)3.2 L-Edit简介 (4)4 COMS四输入与非门电路介绍 (5)4.1 COMS四输入与非门电路组成 (5)4.2 四输入与非门电路真值表 (6)5 Cadence中四输入与非门电路的设计 (7)5.1 四输入与非门电路原理图的绘制 (7)5.2 四输入与非门电路的仿真 (8)6 L-EDIT中四输入与非门电路版图的设计 (10)6.1 版图设计的基本知识 (10)6.2 基本MOS单元的绘制 (11)6.3 COMS四输入与非门的版图设计 (13)7课程设计总结 (14)参考文献 (15)与非门是一种非常常用的数字门电路，本文详细介绍了基于CMOS管的L-EDIT环境下的四输入与非门电路设计仿真及版图布局设计验证。
通过正向设计的思从逻辑设计、电路设计、版图设计和工艺设计封面出发，实现了电路指标明确化、功能电路化、逻辑明确化的工业版图制作标准，同时本设计还通过TSPICE仿真验证了设计的正确性。
关键词：与非门、L-EDIT、TSPICEAbstractNAND gate is a very common digital gates, This paper describes the design verification based on NAND gate circuit design simulation and layout layout MOS tube L-EDIT environment. By forward thinking design from logic design, circuit design, layout design and process design cover starting to realize the circuit indicators clear, functional circuit, then clear, then the logical layout of industrial production standards, while the design is verified through simulation TSPICE correctness of the design.Keywords: NAND gate、L-EDIT、TSPICE1 绪论集成电路工艺加工能力基本是按照摩尔定律的规则不断提高的，目前90nm 加工工艺已经成为量产的主流工艺。
集成电路加工能力每年的平均增长率可以达到58%，但设计方面生产力的提高与制造能力之间一直存在差距，根据统计数据，集成电路设计效率每年的增长率约为21%，与加工能力的增长率之间存在着较大的差距。
为了能有效利用制造能力，需要从各个层面来提高设计效率。
从历史上看，集成电路设计技术大约每10 年都会有一次方法学上的突破。
二十世纪70 年代开始出现了版图输入（LE）技术，发展到二十世纪80年代出现了布局布线（P&R）技术，再发展到二十世纪90年代的综合（Synthesis）技术直到目前的SoC设计技术，每次技术突破都带来了设计效率上的飞跃，这种影响如图2 所示。
同时，集成电路工艺水平已越来越受到半导体器件的物理限制，从而带来了许多新的器件结构、新工艺和新材料的极限，加工线宽不断缩减也产生了很多寄生效应问题。
这种变化对设计技术的影响是多方面的，它不仅使得集成电路的特征尺寸减少，同时也使工作时钟频率升高，设计复杂度变高，电源电压降低，功耗变大，而且很多过去可以不关心的寄生效应和参数等已经成为现代设计中必须处理的因素。
为了保证设计技术能够跟上制造工艺发展的需要，必须从多个方面入手来研究新工艺条件下的设计技术问题。
未来的集成电路设计过程中要考虑的因素越来越多，而且这些因素之间相互影响，很多情况下所使用的设计步骤和工具、设计流程等是紧密相关的。
在过去的设计过程中，综合、时序分析和部分布局的工作是结合在一起的，以便解决布局对综合和连线延迟的影响。
目前采用的设计流程中通过对模块进行分析和优化来保证芯片可以满足多种指标要求，包括性能、功耗、噪声、面积以及可测性和可制造性等；在将来的设计流程中，对设计要实现的软件/硬件部分需要进行协同分析、协同设计与协同优化等，以便达到要求的性能指标。
这对设计方法、工具、流程等都提出了新的挑战，需要以新的方法来解决实际问题。
集成电路系统的设计更多的是体现在设计方法学上，而不是设计工具的支持上。
CMOS集成电路由于工艺技术的进步以及功耗低、稳定性高、抗干扰性强、噪声容限大、可等比例缩小、以及可适应较宽的环境温度和电源电压等一系列优点，成为现在IC 设计的主流技术。
在CMOS集成电路设计中，异或电路的设计与应用是非常重要的。
IC 设计者可以根据芯片的不同功能和要求采用各种不同结构的异或电路，从而实现电路的最优化设计。
2 设计内容及要求2.1 设计的目的及主要任务（1）学习ORCAD软件，L-EDIT软件。
（2）设计一个CMOS四输入与非门电路。
（3）利用ORCAD软件，L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。
2.2 设计思路本设计首先在ORCAD中进行四输入与非门电路电路图的绘制，然后运用其中的仿真功能对电路予以仿真调试，接着在L-EDIT软件中制定规则、绘制版图、DRC检查。
整个设计的核心是版图的设计，充分了解设计的基本原理、设计的规则。
仿真检验是否达到最初的设计要求。
3软件介绍3.1 OrCAD简介OrCAD Capture(以下以Capture代称)是一款基于Windows操作环境下的电路设计工具。
利用Capture软件，能够实现绘制电路原理图以及为制作PCB和可编程的逻辑设计提供连续性的仿真信息。
Cadence OrCAD Captur e是一款多功能的PCB原理图输入工具。
OrCAD Capture作为行业标准的PCB原理图输入方式，是当今世界最流行的原理图输入工具之一，具有简单直观的用户设计界面。
O rCAD Capture CIS具有功能强大的元件信息系统，可以在线和集中管理元件数据库，从而大幅提升电路设计的效率。
OrCAD Capture提供了完整的、可调整的原理图设计方法，能够有效应用于PCB的设计创建、管理和重用。
将原理图设计技术和PCB布局布线技术相结合，OrCAD能够帮助设计师从一开始就抓住设计意图。
不管是用于设计模拟电路、复杂的PCB、FPGA和CPLD、PCB改版的原理图修改，还是用于设计层次模块，OrCAD Capture都能为设计师提供快速的设计输入工具。
此外，OrCAD Capture原理图输入技术让设计师可以随时输入、修改和检验PCB设计。
OrCAD软件系统的功能及特点：1.不仅可以对模拟电路进行直流、交流、瞬态等基本电路特性分析，而且可进行噪声分析、温度分析、优化设计等复杂的电路特性分析。
2.不仅可以对模拟电路进行计算机辅助分析，而且可对数字电路、数/模混合电路进行计算机模拟。
3.科研在WINDOWS环境下，以人机交互方式运行。
绘制好电路图以后，即可直接进行电路模拟，无需用户编制繁杂的输入文件。
再模拟过程中，可以随时分析观察模拟结果，从电路图上修改设计。
4.OrCAD软件集成了电路原理图绘制、印制电路板设计、数字/模拟电路仿真、可编程逻辑器建设计等等功能，它的元器件库也是所有EDA软件中最丰富的，再世界上它一只是EDA软件的首选。
OrCAD软件系统中主要包括OrCAD/Capture CIS、OrCAD/PSpice A/D、OrCAD/Layout Plus等，其中每一部分可以根据需要单独使用，也可以共同组成完整的EDA 系统。
3.2 L-Edit简介Tanner Pro 的设计流程很简单。
将要设计的电路先以S-Edit编辑出电路图，再将该电路图输出成SPICE文件。
接着利用T-Spice将电路图模拟并输出成SPICE文件，如果模拟结果有错误，则回到S-Edit检查电路图，如果T-Spice模拟结果无误，则以L-Edit进行布局图设计。
用L-Edit进行布局图设计后要以DRC功能做设计规则检查，若违反设计规则，再将布局图进行修改直到设计规则检查无误为止。
将验证过的布局图转化成SPICE 文件，再利用T-Spice模拟，若有错误，再回到L-Edit修改布局图。
最后利用LVS将电路图输出的SPICE文件与布局图转化的SPICE文件进行对比，若对比结果不相等，则回去修正L-Edit或S-Edit的图。
直到验证无误后，将L-Edit设计好的布局图输出成GDSII 文件类型，再交由工厂去制作整个电路所需的掩膜板。
4 COMS四输入与非门电路介绍4.1 COMS四输入与非门电路组成与非门是与门和非门的结合，先进行与运算，再进行非运算。
与非运算输入要求有两个，如果输入都用0和1表示的话，那么与运算的结果就是这两个数的乘积。
如1和1（两端都有信号），则输出为0；1和0，则输出为1；0和0，则输出为1。
与非门的结果就是对两个输入信号先进行与运算，再对此与运算结果进行非运算的结果。
简单说，与非与非，就是先与后非。
图1 与非门电路图图2 与非门电路图4.2 四输入与非门电路真值表与非门（英语：NAND gate）是数字电路的一种基本逻辑电路。