电路四输入与非门设计 - 副本
四输入与非门7420工作原理
四输入与非门7420工作原理
四输入与非门（7420）是一种集成电路，通常用于数字电子系统中。
每个输入都是一个非门，也就是一个反相器。
这意味着，如果输入是1，输出就是0，反之亦然。
7420 IC 的工作原理如下：
1. 输入阶段：这个器件有四个输入引脚（A、B、C、D）。
每个输入都连接到一个非门。
2. 非门：每个输入都通过一个非门，进行逻辑非操作。
这意味着，如果输入是高电平（1），那么非门输出低电平（0），反之亦然。
3. 与非门：接下来，这四个非门的输出连接到一个与非门。
与非门是一个与门后跟一个非门，其输出是与门输出的逻辑非。
4. 与门：四个非门的输出在与门中进行逻辑与运算。
只有当所有输入都是高电平时，与门的输出才是高电平。
否则，输出为低电平。
5. 最终输出：与非门将与门的输出进行逻辑非操作，最终输出的结果是：只要有一个输入为低电平，那么输出就为高电平。
这种设计使得四输入与非门的输出在只有当所有输入都是高电平时才为低电平，其他情况都为高电平。
这种门电路在数字逻辑电路中有许多应用，用于实现复杂的逻辑功能。
IC课程设计 四位与非门电路设计
兰州交通大学电子与信息工程学院I C 课程设计报告课题一：四位与非门电路设计课题二：三输入加法器电路专业电子科学与技术班级电子1001学号 201010024学生姓名牛昕炜设计时间 2012—2013学年第二学期目录目录------------------------------------------------------------- 2课程一四位与非门的电路设计------------------------------------ 4一概要--------------------------------------------------- 4二设计的原理---------------------------------------------- 41 两输入与非门--------------------------------------- 42 四输入与非门符号图及原理--------------------------- 43 电路图--------------------------------------------- 6三、课程设计的过程----------------------------------------- 61 网表文件-------------------------------------------- 62 打开网表文件仿真----------------------------------- 73 延时分析：------------------------------------------ 8课程二组合逻辑加法器------------------------------------------- 8一设计目的------------------------------------------------ 8二设计原理------------------------------------------------ 81 加法器真值表：-------------------------------------- 92 逻辑图---------------------------------------------- 93 电路图--------------------------------------------- 10三课程设计的过程---------------------------------------- 101 网表文件------------------------------------------ 102 打开网表文件仿真----------------------------------- 113 仿真分析（延时分析）------------------------------- 12四课程设计总结------------------------------------------- 13课程一四位与非门的电路设计一概要随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。
四输入或非门电路和版图设计说明
成绩评定表课程设计任务书目录目录 (III)1.绪论 (1)1.1 设计背景 (1)1.2 设计目标 (1)2.四输入或非门 (2)2.1 四输入或非门电路结构 (2)2.2 四输入或非门电路仿真 (3)2.3 四输入或非门的版图绘制 (4)2.4 四输入或非门的版图电路仿真 (5)2.5 LVS检查匹配 (6)总结 (7)附录一：原理图网表 (9)附录二：版图网表 (10)1.绪论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。
该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。
其中的L-Edit 版图编辑器在国内应用广泛，具有很高知名度。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。
1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑四输入或非门电路原理图。
2.用tanner软件中的TSpice对四输入或非门电路进行仿真并观察波形。
3.用tanner软件中的L-Edit绘制四输入或非门版图，并进行DRC验证。
四输出与非门版图
作业报告作业题目：画一个4输入与非门的版图，w=5~20. L =2~10.作业要求：（1）画出版图并进行设计规则检查，提取T-spice 网表文件（2）根据从版图中提取的参数，用T-space软件进行仿真，观测器输出波形。
（3）采用CMOS 2 um工艺。
（4）撰写设计报告，设计报告如有雷同均视为不及格，请各位妥善保管好自己的设计文档。
（5）提交报告的最后截止日期位6月10号。
一四输入与非门电路图如下图所示：四输入与非门的工作原理为：四输入端CMOS与非门电路，其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。
每个输入端连到一个N沟道和一个P沟道MOS管的栅极。
当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。
真值表如下所示：二版图的绘制这次作业要求四输入与非门的宽和长的范围是w=5~20. L =2~10。
我绘制的版图选取W=16 um L=2um ，绘制的过程为：（1）绘制接合端口Abut（2）绘制电源Vdd和Gnd，以及相应端口（3）绘制Nwell层（4）绘制N阱节点（5）绘制衬底节点（6）绘制Nselect区和Pselect区（7）绘制NMOS有源区和PMOS有源区（8）绘制多晶硅层（9）绘制NAND 4 的输入口（10）绘制NAND 4 的输出口（11）绘制NMOS有源区和PMOS的源极三T-spice仿真在绘制完版图之后，经过设计规则检查无误后就可以提取网表进行仿真了。
（1）版图的网表提取结果为：* Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ; * TDB File: D:\20113250\youwenhao-NAND4.tdb* Cell: Cell0Version 1.03* Extract Definition File: D:\Tanner EDA\Tanner Tools v13.0\ExampleSetup\lights.ext* Extract Date and Time: 06/10/2014 - 01:20.include "C:\Users\Administrator\Desktop\ml5_20.md"V1 Vdd Gnd 5va A Gnd PULSE (0 2.5 100n 2.5n 2.5n 100n 200n)vb B Gnd PULSE (0 2.5 50n 2.5n 2.5n 50n 100n)vc C Gnd PULSE (0 2.5 25n 2.5n 2.5n 25n 50n)vd D Gnd PULSE (0 2.5 12.5n 2.5n 2.5n 12.5n 25n).tran 1n 400n.print tran v(A) v(B) v(C) v(D) v(Out)* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* NODE NAME ALIASES* 1 = GND (34.5 , -41.5)* 2 = vdd (32, 15)* 3 = OUT (47.5 , 9)* 4 = D (84 , -6)* 5 = C (70.5 , -5.5)* 6 = B (59.5 , -6)* 7 = A (38 , -5)V1 Vdd Gnd 5va A Gnd PULSE (0 12.5 500n 12.5n 12.5n 5100n 1000n)vb B Gnd PULSE (0 12.5 250n 12.5n 12.5n 250n 500n)vc C Gnd PULSE (0 12.5 125n 12.5n 12.5n 125n 250n)vd D Gnd PULSE (0 12.5 62.5n 12.5n 12.5n 62.5n 125n).tran 1n 1000n.print tran v(D) v(C) v(B) v(A) v(Out)M1 Vdd 4 Out Vdd PMOS L=2u W=16u AD=88p PD=47u AS=60p PS=23.5u $ (44 37 46 53)M2 Out 5 Vdd Vdd PMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 37 36.5 53)M3 Vdd 6 Out Vdd PMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 37 27.5 53)M4 Out 7 Vdd Vdd PMOS L=2u W=16u AD=112p PD=30u AS=88p PS=47u $ (9.5 37 11.5 53)M5 Out 4 Out Gnd NMOS L=2u W=16u AD=120p PD=47u AS=60p PS=23.5u $ (44 0 46 16) M6 Out 5 Out Gnd NMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 0 36.5 16)M7 Out 6 Out Gnd NMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 0 27.5 16)M8 Out 7 Gnd Gnd NMOS L=2u W=16u AD=112p PD=30u AS=92p PS=47u $ (9.5 0 11.5 16)* Pins of element D1 are shorted:* D1 vdd vdd D_lateral $ (88 18.5 91 26.5)* Pins of element D2 are shorted:* D2 vdd vdd D_lateral $ (36 18.5 39.5 26.5)* Total Nodes: 11* Total Elements: 10* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.001 sec* Total Extract Elapsed Time: 0.746 sec.END（2）提取的网表经过T-spice运行后的文件为：T-Spice - Tanner SPICET-Spice - Tanner SPICEVersion 13.00Standalone hardware lockProduct Release ID: T-Spice Win32 13.00.20080321.01:01:33Copyright ?1993-2008 Tanner EDAOpening output file "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.out"Parsing "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.spc"Initializing parser from header file "C:\Users\Administrator\Desktop\游文浩20113250\header.sp"Including "C:\Users\Administrator\Desktop\ml5_20.md"Loaded MOSLevel2 model library, SPICE Level 2 MOSFET revision 1.0Warning : Pulse period is too small, reset to rt + ft + pw = 5.125e-006Accuracy and Convergence options:numndset|dchold = 100Timestep and Integration options:relq|relchgtol = 0.0005Model Evaluation options:dcap = 2 defnrb = 0 [sq] defnrd = 0 [sq]defnrs = 0 [sq] tnom = 25 [deg C]General options:search = C:\Users\Administrator\Desktop temp = 25 [deg C]threads = 4Output options:acout = 1 ingold = 0Device and node counts:MOSFETs - 8 MOSFET geometries - 8BJTs - 0 JFETs - 0MESFETs - 0 Diodes - 0Capacitors - 0 Resistors - 0Inductors - 0 Mutual inductors - 0Transmission lines - 0 Coupled transmission lines - 0Voltage sources - 5 Current sources - 0VCVS - 0 VCCS - 0CCVS - 0 CCCS - 0 V-control switch - 0 I-control switch - 0Macro devices - 0 External C model instances - 0HDL devices - 0Subcircuits - 0 Subcircuit instances - 0Independent nodes - 5 Boundary nodes - 6Total nodes - 11*** 1 WARNING MESSAGE GENERATED DURING SETUPParsing 0.00 secondsSetup 0.01 secondsDC operating point 0.00 secondsTransient Analysis 0.11 secondsOverhead 1.50 seconds-----------------------------------------Total 1.62 secondsSimulation completed with 1 Warning（3）仿真结果为：四作业总结：完成这次作业之后，我对于集成电路版图的绘制有了一个全新的认识，初步掌握了Tunner软件的使用以及T-spice仿真软件的使用。
数字集成电路课程设计报告-4bits超前进位加法器全定制设计
第1章概述1.1 课程设计目的•综合应用已掌握的知识•熟悉集成电路设计流程•熟悉集成电路设计主流工具•强化学生的实际动手能力•培养学生的工程意识和系统观念•培养学生的团队协作能力1.2 课程设计的主要内容1.2.1 设计题目4bits超前进位加法器全定制设计1.2.2 设计要求整个电路的延时小于2ns整个电路的总功耗小于20pw总电路的版图面积小于60*60um1.2.3 设计内容功能分析及逻辑分析估算功耗与延时电路模拟与仿真版图设计版图数据提交及考核，课程设计总结第2章功能分析及逻辑分析2.1 功能分析74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。
其管脚如图2-1所示：图2-1 74283管脚图2.2推荐工作条件（根据SMIC 0.18工艺进行修改）表2-1 SMIC 0.18工艺的工作条件2.3直流特性（根据SMIC 0.18工艺进行修改）表2-2 SMIC 0.18直流特性2.4交流（开关）特性（根据SMIC 0.18工艺进行修改）表2-3SMIC 0.18工艺交流（开关）特性2.5真值表表2-4 4位超前进位加法器真值表2.6表达式定义两个中间变量Gi和Pi：所以：进而可得各位进位信号的罗辑表达如下2.7电路原理图超前进位加法器原理：对于一个N位的超前进位组，它的晶体管实现具有N+1个并行分支且最多有N+1个晶体管堆叠在一起。
由于门的分支和晶体管的堆叠较多使性能较差，所以超前进位计算在实际中至多智能限制于2或4位。
为了建立非常快速的加法器，需要把进位传播和进位产生组织成递推的树形结构，如图2-2所示。
一个比较有效的实现方法是把进位传播层次化地分解成N位的子组合：Co,0=GO+POCi,0Co,1=G1+P1G0+P1P0 Ci,0=( G1+P1G0)+(P1P0) Ci,0=G1:0+P1:0 Ci,0Co,2=G2+P2G1+P2P1G0+P2P1P0Ci,0=G2+P2Co,1 2-1 Co,3=G3+P3 G2+P3P2G1+P3P2P1G0+P3P2P1P0Ci,0=(G3+P3G2)+(P3P2)Co,1=G3:2+P3:2Co,1 在公式2-1中，进位传播过程被分解成两位的子组合。
四输入与非门版图
作业报告作业题目：画一个4输入与非门的版图，w=5~20. L =2~10.作业要求：（1）画出版图并进行设计规则检查，提取T-spice 网表文件（2）根据从版图中提取的参数，用T-space软件进行仿真，观测器输出波形。
（3）采用CMOS 2 um工艺。
（4）撰写设计报告，设计报告如有雷同均视为不及格，请各位妥善保管好自己的设计文档。
（5）提交报告的最后截止日期位6月10号。
一四输入与非门电路图如下图所示：四输入与非门的工作原理为：四输入端CMOS与非门电路，其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。
每个输入端连到一个N沟道和一个P沟道MOS管的栅极。
当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。
真值表如下所示：二版图的绘制这次作业要求四输入与非门的宽和长的范围是w=5~20. L =2~10。
我绘制的版图选取W=16 um L=2um ，绘制的过程为：（1）绘制接合端口Abut（2）绘制电源Vdd和Gnd，以及相应端口（3）绘制Nwell层（4）绘制N阱节点（5）绘制衬底节点（6）绘制Nselect区和Pselect区（7）绘制NMOS有源区和PMOS有源区（8）绘制多晶硅层（9）绘制NAND 4 的输入口（10）绘制NAND 4 的输出口（11）绘制NMOS有源区和PMOS的源极三T-spice仿真在绘制完版图之后，经过设计规则检查无误后就可以提取网表进行仿真了。
（1）版图的网表提取结果为：* Circuit Extracted by Tanner Research's L-Edit Version 13.00 / Extract Version 13.00 ; * TDB File: D:\20113250\youwenhao-NAND4.tdb* Cell: Cell0 Version 1.03* Extract Definition File: D:\Tanner EDA\Tanner Tools v13.0\ExampleSetup\lights.ext* Extract Date and Time: 06/10/2014 - 01:20.include "C:\Users\Administrator\Desktop\ml5_20.md"V1 Vdd Gnd 5va A Gnd PULSE (0 2.5 100n 2.5n 2.5n 100n 200n)vb B Gnd PULSE (0 2.5 50n 2.5n 2.5n 50n 100n)vc C Gnd PULSE (0 2.5 25n 2.5n 2.5n 25n 50n)vd D Gnd PULSE (0 2.5 12.5n 2.5n 2.5n 12.5n 25n).tran 1n 400n.print tran v(A) v(B) v(C) v(D) v(Out)* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* NODE NAME ALIASES* 1 = GND (34.5 , -41.5)* 2 = vdd (32, 15)* 3 = OUT (47.5 , 9)* 4 = D (84 , -6)* 5 = C (70.5 , -5.5)* 6 = B (59.5 , -6)* 7 = A (38 , -5)V1 Vdd Gnd 5va A Gnd PULSE (0 12.5 500n 12.5n 12.5n 5100n 1000n)vb B Gnd PULSE (0 12.5 250n 12.5n 12.5n 250n 500n)vc C Gnd PULSE (0 12.5 125n 12.5n 12.5n 125n 250n)vd D Gnd PULSE (0 12.5 62.5n 12.5n 12.5n 62.5n 125n).tran 1n 1000n.print tran v(D) v(C) v(B) v(A) v(Out)M1 Vdd 4 Out Vdd PMOS L=2u W=16u AD=88p PD=47u AS=60p PS=23.5u $ (44 37 46 53)M2 Out 5 Vdd Vdd PMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 37 36.5 53)M3 Vdd 6 Out Vdd PMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 37 27.5 53)M4 Out 7 Vdd Vdd PMOS L=2u W=16u AD=112p PD=30u AS=88p PS=47u $ (9.5 37 11.5 53)M5 Out 4 Out Gnd NMOS L=2u W=16u AD=120p PD=47u AS=60p PS=23.5u $ (44 0 46 16)M6 Out 5 Out Gnd NMOS L=2u W=16u AD=60p PD=23.5u AS=56p PS=23u $ (34.5 0 36.5 16)M7 Out 6 Out Gnd NMOS L=2u W=16u AD=56p PD=23u AS=112p PS=30u $ (25.5 0 27.516)M8 Out 7 Gnd Gnd NMOS L=2u W=16u AD=112p PD=30u AS=92p PS=47u $ (9.5 0 11.5 16)* Pins of element D1 are shorted:* D1 vdd vdd D_lateral $ (88 18.5 91 26.5)* Pins of element D2 are shorted:* D2 vdd vdd D_lateral $ (36 18.5 39.5 26.5)* Total Nodes: 11* Total Elements: 10* Total Number of Shorted Elements not written to the SPICE file: 0* Output Generation Elapsed Time: 0.001 sec* Total Extract Elapsed Time: 0.746 sec.END（2）提取的网表经过T-spice运行后的文件为：T-Spice - Tanner SPICET-Spice - Tanner SPICEVersion 13.00Standalone hardware lockProduct Release ID: T-Spice Win32 13.00.20080321.01:01:33Copyright ?1993-2008 Tanner EDAOpening output file "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.out"Parsing "C:\Users\Administrator\Desktop\游文浩20113250\youwenhao-NAND4.spc"Initializing parser from header file "C:\Users\Administrator\Desktop\游文浩20113250\header.sp"Including "C:\Users\Administrator\Desktop\ml5_20.md"Loaded MOSLevel2 model library, SPICE Level 2 MOSFET revision 1.0Warning : Pulse period is too small, reset to rt + ft + pw = 5.125e-006Accuracy and Convergence options:numndset|dchold = 100Timestep and Integration options:relq|relchgtol = 0.0005Model Evaluation options:dcap = 2 defnrb = 0 [sq] defnrd = 0 [sq]defnrs = 0 [sq] tnom = 25 [deg C]General options:search = C:\Users\Administrator\Desktop temp = 25 [deg C]threads = 4Output options:acout = 1 ingold = 0Device and node counts:MOSFETs - 8 MOSFET geometries - 8BJTs - 0 JFETs - 0MESFETs - 0 Diodes - 0Capacitors - 0 Resistors - 0Inductors - 0 Mutual inductors - 0Transmission lines - 0 Coupled transmission lines - 0V oltage sources - 5 Current sources - 0VCVS - 0 VCCS - 0CCVS - 0 CCCS - 0V-control switch - 0 I-control switch - 0Macro devices - 0 External C model instances - 0HDL devices - 0Subcircuits - 0 Subcircuit instances - 0Independent nodes - 5 Boundary nodes - 6Total nodes - 11*** 1 WARNING MESSAGE GENERATED DURING SETUPParsing 0.00 secondsSetup 0.01 secondsDC operating point 0.00 secondsTransient Analysis 0.11 secondsOverhead 1.50 seconds-----------------------------------------Total 1.62 secondsSimulation completed with 1 Warning（3）仿真结果为：四作业总结：完成这次作业之后，我对于集成电路版图的绘制有了一个全新的认识，初步掌握了Tunner软件的使用以及T-spice仿真软件的使用。
与非门、或非门和异或门的版图设计
实验四：与非门和或非门的版图设计、异或门的后仿真一、实验目的1、使用virtuoso layout XL工具创建或非门（NOR）和与非门（NAND）的电路原理图和版图；2、利用已创建好的或非门、与非门和反相器设计异或门（XOR）的电路原理图；3、对异或门提取的参数进行模拟仿真。
二、实验要求1、打印出由或非门、与非门和反相器设计成的异或门的仿真结果；2、打印出异或门的电路原理图和版图。
三、实验工具Virtuoso四、实验内容1、或非门的设计；2、与非门的设计；3、异或门的设计；4、异或门的仿真。
1、或非门的设计step1:创建或非门的电路原理图，其中，NMOS的宽度120nm为PMOS的宽度为480nm.图1 或非门的电路原理图step2:验证或非门是否可以正常工作，即创建SPICE netlist.图2 验证或非门图3验证成功产生的报告step3：创建一个layout view，并选择菜单栏上Tools->Lyaout XL，此时刚刚保存的电路原理图会自动弹出来，接着选择菜单栏上的Connectivity->Updata->Components and Nets,在弹出得对话框中修改参数，修改完成后点击OK，将会出现如下图所示布局。
图4 利用virtuoso XL工具生成的布局step4:参照前面的实验，在矩形边框内画上电源轨道和NWELL，并创建M1_PSUB 和MI_NWELL，将vdd!、gnd!移至电源轨道上，再将其他原件也移至矩形边框内。
对照电路原理图将NMOS、PMOS、电源、地、以及输入输出端口连接起来，在连线时，注意观察电路原理图，确保不会出现短路情况，连接好的版图如下图所示。
图5 连接好的或非门版图step5：对画好的版图进行DRC，成功后验证提取参数并做LVS验证，再生成网表文件。
图6 或非门版图的DRC验证图7 或非门的参数提取视图图8 或非门的LVS验证图9 或非门的网表文件2、与非门的设计与或非门的设计类似，在此不再赘述，直接给出与非门的电路原理图、版图以及DRC、LVS验证。
4位数字密码锁的设计
1技术指标用与非门设计一个4位或多位代码的数字锁，要求如下：A: 设计一个保险箱用的多位代码数字锁，比如4位代码ABCD四个输入端和一个开锁用的钥匙插孔输入端E，当开箱时（E＝1）,如果输入代码（例如ABCD＝1010）与设定的代码相同，则保险箱被打开，即输出端Z＝1,否则电路发出报警信号:B: 进行电路仿真，并说明其工作原理。
2方案比较方案一：由4个单刀双掷开关构成密码开关，用户可以通过控制开关来控制A、B、C、D3 Proteus软件介绍Proteus软件是来自英国Labcenter electronics公司的EDA工具软件。
Proteus软件有十多年的历史，在全球广泛使用，除了其具有和其它EDA工具一样的原理布图、PCB自动或人工布线及电路仿真的功能外，其革命性的功能是，他的电路仿真是互动的，针对微处理器的应用，还可以直接在基于原理图的虚拟原型上编程，并实现软件源码级的实时调试，如有显示及输出，还能看到运行后输入输出的效果，配合系统配置的虚拟仪器如示波器、逻辑分析仪等，您不需要别的，Proteus为您建立了完备的电子设计开发环境！尤其重要的是Proteus Lite可以完全免费，也可以花微不足道的费用注册达到更好的效果；功能最强的Proteus专业版也非常便宜，人人用得起，对高校还有更多优惠。
Proteus组合了高级原理布图、混合模式SPICE仿真,PCB设计以及自动布线来实现一个完整的电子设计系统。
此系统受益于15年来的持续开发,被《电子世界》在其对PCB设计系统的比较文章中评为最好产品—“The Route to PCB CAD”。
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用户甚至可以实时采用诸如LED/LCD、键盘、RS232终端等动态外设模型来对设计进行交互仿真。
其功能模块：—个易用而又功能强大的ISIS原理布图工具；PROSPICE混合模型SPICE 仿真；ARES PCB设计。
四输入与非门电路版图设计
成绩评定表学生姓名班级学号专业电子科学与技术课程设计题目四输入与非门电路和版图设计评语组长签字：成绩日期2013年月日课程设计任务书学院信息科学与工程学院专业电子科学与技术学生姓名杨光锐班级学号1003040106课程设计题目四输入与非门电路和版图设计实践教学要求与任务:1.用tanner软件中的S-Edit编辑四输入与非门电路原理图。
2.用tanner软件中的TSpice对四输入与非门电路进行仿真并观察波形。
3.用tanner软件中的L-Edit绘制四输入与非门版图，并进行DRC验证。
4.用tanner软件中的TSpice对版图电路进行仿真并观察波形。
5.用tanner软件中的layout-Edit对电路网表进行LVS检验观察原理图与版图的匹配程度。
工作计划与进度安排:第一周周一：教师布置课设任务，学生收集资料，做方案设计。
周二：熟悉软件操作方法。
周三~四：画电路图周五：电路仿真。
第二周周一~二：画版图。
周三：版图仿真。
周四：验证。
周五：写报告书，验收。
指导教师：2012年月日专业负责人：2013年月日学院教学副院长：2013年月日目录1 绪论 (1)1.1设计背景 (1)1.2设计目标 (1)2 四输入与非门电路 (2)2.1电路原理图 (2)2.2四输入与非门电路仿真观察波形 (2)2.3四输入与非门电路的版图绘制 (3)2.4四输入与非门版图电路仿真观察波形 (4)2.5LVS检查匹配 (5)总结 (7)参考文献 (8)附录一：电路原理图网表 (9)附录二：版图网表 (10)1绪论1.1 设计背景tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。
Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。
四输入与非门芯片
四输入与非门芯片四输入与非门芯片是一种常见的数字电子元件，用于逻辑电路的设计和实现。
它的基本功能是将多个输入信号进行逻辑非运算，并输出运算结果。
本文将介绍四输入与非门芯片的工作原理、应用场景以及如何正确使用它。
首先，我们来了解四输入与非门芯片的工作原理。
四输入与非门芯片通常由多个逻辑门组成，其中每个逻辑门都能进行逻辑非运算。
当输入信号为低电平时，逻辑门会输出高电平；而当输入信号为高电平时，逻辑门则输出低电平。
四输入与非门芯片通过将多个逻辑门连接在一起，实现了对多个输入信号进行逻辑非运算的功能。
四输入与非门芯片广泛应用于数字电路的设计和实现。
它可以用于逻辑电路中的数据处理、控制和信号传输等方面。
例如，在计算机中，四输入与非门芯片可以用于实现逻辑运算、数据比较和控制信号的生成。
在通信系统中，它可以用于信号的解码和调整。
此外，四输入与非门芯片还可以应用于电子设备的开关控制、电路板设计和信号处理等方面。
正确使用四输入与非门芯片对于设计和实现复杂的逻辑电路非常重要。
以下是一些使用指导：首先，确保正确连接芯片的供电和接地端口，以确保芯片的正常工作。
同时，还需要根据设计需求，正确连接输入和输出端口，确定信号的流向和接口。
其次，根据输入信号的特点和逻辑功能的需求，设置适当的输入阈值和延迟时间。
输入阈值是指输入信号的电压范围，超出此范围芯片将无法正确判断输入信号的逻辑状态；延迟时间是指芯片输出信号与输入信号之间的时间差，需要根据设计要求进行合理设置，以确保逻辑电路的稳定性和准确性。
此外，还需要合理布局和设计电路板，以确保信号的稳定传输。
避免干扰源和干扰信号的干扰，减少信号损耗和失真。
最后，在使用四输入与非门芯片时，需要进行严格的测试和验证。
通过输入正确的逻辑信号，并观察输出结果，以确保芯片的正常工作和逻辑功能的准确性。
在测试过程中，还需要对芯片进行性能和稳定性测试，以评估其质量和可靠性。
总而言之，四输入与非门芯片作为常见的数字电子元件，在逻辑电路设计和实现中发挥着重要的作用。
组合逻辑电路仿真设计
组合逻辑电路仿真一、组合逻辑电路的分析本次仿真实验要求对两个问题进行仿真模拟：1、设计一个四人表决电路，在三人以上同意时灯亮，否则灯灭。
并要求采用与非门实现。
2、设计一个4位二进制码数据范围指示器，要求能够区分0≤X≤4、5≤X≤9、10≤X≤15三种情况，同样要求采用与非门实现。
下面先对两个问题进行逻辑化分析。
1、四人表决电路在本问题中，很容易就可以看出问题的核心在于“四个人的表决意见决定灯的亮与灭”。
所以该问题的输入变量是四个人的表决意见，输出变量为灯的亮灭。
以A 、B 、C 、D 分别表示四个人的意见为“同意”，以它们的非表示“不同意”。
而以F 来表示灯处于“亮”的状态。
则“三人以上同意时灯亮，否则灯灭”可以很容易的用以下逻辑表达式来表示：F =FFFF ̅̅̅+FFF ̅̅̅F +FF ̅̅̅FF +F ̅̅̅FFF +FFFF 为了将其简化，可以画出它的卡诺图如下：可见，这里面包含了四个两个1相邻的项，故有卡诺图可以的到F 的最简与或式为:F =FFF +FFF +FFF +FFF再对其去两次非并利用摩根定律就可以得到与非式如下：F =FFF ̅̅̅̅̅̅̅̅̅∙FFF ̅̅̅̅̅̅̅̅̅∙FFF ̅̅̅̅̅̅̅̅̅∙FFF ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅这就是第一个问题的逻辑转化。
2、4位二进制码数据范围指示器四位二进制码可以表示十进制下的0到15这十六个数，按照0≤X≤4、5≤X≤9、10≤X≤15分为三组分别用三个灯的亮灭来代表输入的二进制码属于其中的哪一组。
同上例，采用A、B、C、D取0或1依次表示这四位二进制码的从高到低位的取值（例如：A=0，B=1，C=0，D=0表示四位二进制码0100）。
则对于第一组来说，共有5个四位二进制码包含在其中，用卡诺图表示如下：化简即得：F1=F̅̅̅F̅̅̅+F̅̅̅F̅̅̅F̅̅̅同理，也有5个数包含在第二组中，卡诺图如下：化简即得：F2=F̅̅̅FF+F̅̅̅FF+FF̅̅̅F̅̅̅第三组包含了6个数，卡诺图如下：化简即得：F 3=FF +FF对以上三个式子都去两次非并利用摩根定律可得：F 1=F ̅̅F ̅̅̅̅̅̅̅̅̅∙F ̅̅̅F ̅̅̅F ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅F 2=F ̅̅̅FF ̅̅̅̅̅̅̅̅̅∙F ̅̅̅FF ̅̅̅̅̅̅̅̅̅∙FF ̅̅̅F̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅F 3=FF ̅̅̅̅̅̅∙FF̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ 这样就完成了第二个问题的逻辑转化。
数字逻辑实验 门电路组合逻辑设计
VCC
&
：
&
GND
1 23 45 6 7
图1-1 74LS20逻辑框图、逻辑符号及引脚排列
1、与非门的逻辑功能 与非门的逻辑功能为：当输入端中有一个或一个以上是低电平时，输出 端为高电平；只有当输入端全部为高电平时，输出端才是低电平。
逻辑表达式为： Y=ABCD
2.与非门的逻辑功能测试 1）逻辑电路及74LS20芯片逻辑功能测试的连接方法如图1-3所示。
一、实验目的
1、掌握中规模集成芯片数据选择器和译码器的逻辑功能和使 用方法
2、熟悉组合功能器件的应用
二、实验原理
1、数据选择器 数据选择器又叫多路选择器或多路开关，它是多输入，单输
出的组合逻辑电路。由地址码控制器多个数据通道。实现单 个通道数据输出，还可以实现数据传输与并串转换等多种功 能。 它基本是由三部分组成：数据选择控制（或称地址输入）、 数据输入电路和数据输出电路，它的种类多样有原码形式输 出、反码形式输出，现以74LS153为例进行应用设计。
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 01111111 10111111 11011111 11101111 11110111 11111011 11111101 11111110 11111111 11111111
SY70
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
YS1357026432
E
1
0
A B F1 F2
F2 = ABE = ABE
南北 东西 3、电路图：
╳╳ 0 0 A 0010
B
&
&&
& F1
0 0 1 0 1 E
【精品】集成电路课程设计74hc138
目录【摘要】.................................................... 错误!未指定书签。
1。
设计目的与任务........................................... 错误!未指定书签。
2。
设计要求及内容........................................... 错误!未指定书签。
3。
设计方法及分析........................................... 错误!未指定书签。
3.174HC138芯片简介...................................... 错误!未指定书签。
3.2工艺和规则及模型文件的选择........................... 错误!未指定书签。
3。
3电路设计............................................ 错误!未指定书签。
3.3.1输出级电路设计................................. 错误!未指定书签。
3.3。
2．内部基本反相器中的各MOS尺寸的计算........... 错误!未指定书签。
3.3。
3．四输入与非门MOS尺寸的计算................... 错误!未指定书签。
3.3。
4．三输入与非门MOS尺寸的计算................... 错误!未指定书签。
3。
3.5．输入级设计................................... 错误!未指定书签。
3。
3.6．缓冲级设计................................... 错误!未指定书签。
3。
3.7．输入保护电路设计............................. 错误!未指定书签。
3.4。
功耗与延迟估算..................................... 错误!未指定书签。
4位与非门电路设计
（3）说明要进行的分析（4）说明所要求的输出输入网表文件和库文件可以由原理图的网表生成器或文本编辑器产生。
输入网表文件中的第一行必须是标题行，并且.ALTER辅助模型只能出现在文件最后的.END语句之前，除此之外，其它语句可以按任意顺序排列。
三．设计步骤1、写网表文件首先在orcad中将上述原理图绘制出，仿真后确保电路图正确且能够实现与非功能，然后生成网表文件。
在文本文档中写出Hspice软件所要求的网表文件，并另存为*.sp文件。
网表文件如下所示：NANDMOS Circuit.OPTIONS LIST NODE POST.TRAN 200P 60NM1 OUT 4 VCC VCC PCH L=1U W=20UM2 OUT 5 VCC VCC PCH L=1U W=20UM3 OUT 6 VCC VCC PCH L=1U W=20UM4 OUT 7 VCC VCC PCH L=1U W=20UM5 1 4 0 0 NCH L=1U W=20UM6 2 5 1 1 NCH L=1U W=20UM7 3 6 2 2 NCH L=1U W=20UM8 OUT 7 3 3 NCH L=1U W=20UVCC VCC 0 5V1 4 0 PULSE .2 4.8 2N 1N 1N 5N 20NV2 5 0 PULSE .2 4.8 2N 1N 1N 5N 20NV3 6 0 PULSE .2 4.8 2N 1N 1N 5N 20NV4 7 0 PULSE .2 4.8 2N 1N 1N 5N 20NC OUT 0 .01p.MODEL PCH PMOS LEVEL=1.MODEL NCH NMOS LEVEL=1.END注释：第三行.TRAN 200P 60N表示瞬态分析步长为200ps，时间为60ns 第四～十二行为电路连接关系描述语句。
第十三行VCC VCC0 5表示在节点VCC，0之间加5v直流电压。
与非门实验报告
与非门实验报告引言：电子技术的发展使得计算机不断走向千家万户，成为人们日常生活中不可或缺的工具。
而计算机的核心则是由数量庞大的逻辑门构成的。
其中，与非门（AND、NOT gate）作为最基本的逻辑门之一，起着至关重要的作用。
本实验报告将详细记录与非门的原理、制作方法及实验结果。
一、与非门原理1. 逻辑门简介逻辑门属于数字电路中的基本元件，根据输入电信号的不同组合，输出与输入之间存在特定的逻辑关系。
常见的逻辑门包括与门、或门、非门等。
2. 与非门（AND、NOT gate）与非门也叫做与非逻辑或斯马科夫表达式，它是一种由两个输入和一个输出组成的逻辑门。
只有当两个输入同时为高电平（1）时，输出才为低电平（0）。
而其他情况下，输出都为高电平（1）。
与非门的逻辑符号表示为：图1。
3. 与非门的实现方法与非门可以通过多种电子元件的组合实现。
最常用的方法是利用晶体管来构造与非门。
当输入信号为0时，晶体管截止，输出信号则为1；当输入信号为1时，晶体管导通，输出信号为0。
二、与非门实验设计1. 实验材料准备实验所需材料包括- 7400型四片与非门IC芯片- 线缆- 电源- 示波器2. 与非门实验步骤（1）将7400型四片与非门IC芯片插入插座。
（2）连接电源和示波器。
（3）使用线缆和7400型与非门IC芯片相连，配对相应的输入和输出端口。
（4）调整电源和示波器的参数，使其达到实验要求。
三、实验结果分析1. 实验现象实验中，当输入信号为1时，输出信号为0；当输入信号为0时，输出信号则为1。
2. 实验数据分析实验结果表明，与非门按照预期的逻辑关系进行工作。
只有当两个输入同时为高电平（1）时，输出才为低电平（0）。
而其他情况下，输出都为高电平（1）。
3. 实验意义通过本实验，我们进一步了解了与非门的原理和工作方式。
与非门作为计算机基本组成部分之一，至关重要。
它能够实现逻辑与和逻辑非的功能，为计算机的操作提供了基础。
结论：与非门作为计算机数字电路的基本元件之一，在实验中成功进行了制作和工作。
非门,与非门,或非门的电路结构与仿真
实验二非门、与非门、或非门的电路构造与仿真班级xxxx xx 学号xxxxxxxx 指导教师一、实验目的1、掌握根本组合逻辑电路构造及相关特性；2、进一步熟练Hspice等工具；二、实验容及要求1、设计反相器电路；2、设计出2输入与非门、或非门并仿真；实验结果及要求：〔1〕、确定反相器电路每个晶体管尺寸；〔2〕、绘制出反相器电压传输特性；〔3〕、确定与非门、或非门各个管子的尺寸；三、实验原理1.反相器：〔1〕组成：一个增强型NMOS管和一个增强型PMOS管相连接而组成的；下方的NMOS 管的衬底〔P型硅〕都接地，而PMOS管衬底〔N型硅〕都接Vdd，这种对衬底的偏置方式可以防止源，漏区和衬底形成的PN结正偏，防止寄生效应。
〔2〕构造：CMOS反相器中输入端直接连接在NMOS管和PMOS管的栅极上，输入端引入的输入电平会直接影响NMOS管和PMOS管的工作状态。
而NMOS管和PMOS管的漏极那么相互连接起来，构成了输出端，对外提供输出电平〔Vout〕.注意：反相器的输出端并不是孤立的节点，而是连接有负载电容。
( 3 )在CMOS反相器中，NMOS管和PMOS管的栅源电压和漏源电压与输入，输出电平的关系为：V(GSN)= V(in);V(DSN)=V(out)V(GSP)=V(in)-V(DD);V(DSP)=V(out)-V(DD);备注：G为栅极，S为源极，D为漏极。
(5)反相器的工作原理：静态工作的CMOS反相器，当输入为逻辑值“0〞时〔V〔in〕= 0V〕,NMOS管的接地端为源极，NMOS 管上的栅源电压为0V,而PMOS管接V〔DD〕的是源极，PMOS管的栅源电压为-V(DD).这就使得NMOS 管处于截止状态而PMOS管处于导通状态；通过导通的PMOS管，在电源电压V(DD)与输出端连接的负载电容之间建立起了导电通路。
可以将负载电容充电到V〔DD〕,使得输出的逻辑值变为“1〞；当输入为逻辑值“1〞时〔此时的输入电平为V〔DD〕,即V(in)=V(DD)〕,由于PMOS管的栅源电压为0V,而NMOS管的栅源电压为V(DD),使得PMOS管处于截止状态而NMOS管处于导通状态，这样就在负载电容与地电极之间通过NMOS管建立起了导电通路，使得负载电容被放电到0V，这就使输出逻辑值变为“0〞。
病房呼叫系统讲解
名称：综合训练项目一题目：病床呼叫电路设计专业：电气工程及其自动化班级：电气14-1 ，第四组姓名：马文达,学号：1405040117马煜翔 1405040118乔琳 1405040119史童星 1405040120孙浩锋 1405040121王瑞臻 14050401221设计任务和要求1. 3个病房，分别编号为一、二、三号，每个病床4张病床，分别编号为1、 2、3 、4号。
要求每个病房任意时刻只允许一张病床呼叫。
有病床呼叫时，发出响铃的同时显示房间号和病床号。
2．直到护士应答时响铃和显示停止。
2设计方案选择方案一:该系统采用拨动开关来模拟各病房的呼叫按钮。
按键信息经优先编码器，七段显示器传达给医护人员。
医护人员将所有的病例处理完后，将病例的呼叫开关断开。
七段显示器自动熄灭，蜂鸣器停止响铃电路分为三个模块：开关控制模块，数码显示模块，警报模块。
方案二：采用单一优先编码器，直接对信号进行处理。
任意一个床位先呼叫，则这个床位的优先级最高，所以每个床位使用一个优先编码器，当某一个优先编码器工作时，将其输入到其他三个选通端，使其他优先编码器不工作。
再将四个床位信号通过编码器对信号进行编码输出到数码管。
本设计采用方案一。
3单元电路设计3.1 呼叫应答电路设计1、以一号房间为例，用4个单刀双掷开关由四个床位控制，单刀双掷开关如图3-1-1.每个开关的一号端接五伏电源，二号端接地，如图3-1-2。
图3-1-1 开关三端标号图3-1-2 病床呼叫设计2、应答设计：当四个床位开关任意接通低电平时，房间显示器显示房间号，床位显示器显示床号，蜂鸣器鸣响。
四个床位对应的单刀双掷开关的三号端一起接四输入与非门（74C20N_6V）如图3-1-3。
护士将开关三号端置于接地的二号端，此时由于护士开关接编码器的D7非端，优先级最高，输入为低电平，所以输出为000，开关设计如图3-1-4图3-1-3 四输入与非门图3-1-4 护士回应开关设计3.2 编码电路设计为了房间床位号的显示，将输入高低电平信号改为二进制代码的形式，所以设计编码电路。
电气电子毕业设计158十线——四线优先编码器版图设计
引言随着科学技术的发展和高新技术的广泛应用，电子技术在国民经济的各个领域所起的作用越来越大，并深深地渗透到人们的生活、工作、学习的各个方面。
新的世纪已经跨入以电子技术为基础的信息化社会，层出不穷的电子新业务、电子新设施几乎无处不在、举目可见。
作为一名微电子学专业的大学生，尽快地学习和掌握电子技术基础知识和技能是一项基本的任务。
为了更好地将理论和实际相结合，也为了增强动手能力，同时加深对理论知识的理解，笔者进行了十线－四线优先编码器的设计。
1设计原理分析1.1 编码器介绍用数字或文字对一组事件进行编号排队的过程称为编码。
如邮政编码、宿舍房间编码、计算机键盘上键的编码等等。
编码器是以数字化信息将角度、长度、速度等物理量的信息以数字量0、1编码的方式输出的传感器，由于其具有高精度,大量程测量,反应快,数字化输出特点;体积小,重量轻,机构紧凑,安装方便,维护简单,工作可靠等优良特点，故成为当今工业控制系统备受青睐及不可或缺的一部分。
编码器是由若干个与非门组合而成的，输入端是各事件代号，如n个事件用Y0～Yn-1表示，输出端是相应的二进制各位值N0～Nk-1，2k-1=Yn-1。
编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。
集成二进制编码器和集成十进制编码器均采用优先编码方案。
下面介绍一些编码器的相关概念：二进制编码器：实现以二进制数进行编码的电子电路称二进制编码器。
n位二进制数可对2n个事件进行编码，如8位计算机中地址寄存器是8位，可对28＝256个指令进行编码。
二—十进制编码器：用4位二进制对十进制的10个数字0～9进行编码的电路称二－十进制编码器，常用的是8421加权码，简称BCD码。
输入是10个有效数字0～9，输出是10个4位二进制代码0000～1001。
本次设计所做的10线-4线编码器就是其中一种。
优先编码器：在使用二进制编码器和二－十进制编码器中，当两个以上信号同时输入编码器时将产生错误码输出，而优先编码器则对输入信号依照规定的先后顺序进行编码。
74ls002输入四与非门
74 LS00 2输入四与非门74 LS01 2输入四与非门(OC)74 LS02 2输入四或非门74 LS03 2输入四与非门(OC)74 LS04 六倒相器74 LS05 六倒相器(OC)74 LS06 六高压输出反相缓冲器/驱动器(OC,30V) 74 LS07 六高压输出缓冲器/驱动器(OC,30V)74 LS08 2输入四与门74 LS09 2输入四与门(OC)74 LS10 3输入三与非门74 LS11 3输入三与门74 LS12 3输入三与非门(OC)74 LS13 4输入双与非门(斯密特触发)74 LS 14 六倒相器(斯密特触发)74 LS 15 3输入三与门(oc)74 LS 16 六高压输出反相缓冲器/驱动器(OC,15V) 74 LS 17 六高压输出缓冲器/驱动器(OC,15V)74 LS 18 4输入双与非门(斯密特触发)74 LS 19 六倒相器(斯密特触发)74 LS 20 4输入双与非门74 LS 21 4输入双与门74 LS 22 4输入双与非门(OC)74 LS 23 双可扩展的输入或非门74 LS 24 2输入四与非门(斯密特触发)74 LS 25 4输入双或非门(有选通)74 LS 26 2输入四高电平接口与非缓冲器(OC,15V 74 LS 27 3输入三或非门74 LS 28 2输入四或非缓冲器74 LS 30 8输入与非门74 LS 31 延迟电路74 LS 32 2输入四或门74 LS 33 2输入四或非缓冲器(集电极开路输出) 74 LS 34 六缓冲器74 LS 35 六缓冲器(oc)74 LS 36 2输入四或非门(有选通)74 LS 37 2输入四与非缓冲器74 LS 38 2输入四或非缓冲器(集电极开路输出) 74 LS 39 2输入四或非缓冲器(集电极开路输出) 74 LS 40 4输入双与非缓冲器74 LS 41 BCD-十进制计数器74 LS 42 4线-10线译码器(BCD输入)74 LS 43 4线-10线译码器(余3码输入)74 LS 44 4线-10线译码器(余3格雷码输入)74 LS 45 BCD-十进制译码器/驱动器74 LS 46 BCD-七段译码器/驱动器74 LS 47 BCD-七段译码器/驱动器74 LS 48 BCD-七段译码器/驱动器74 LS 49 BCD-七段译码器/驱动器(OC)74 LS 50 双二路2-2输入与或非门(一门可扩展)74 LS 51 双二路2-2输入与或非门74 LS 51 二路3-3输入,二路2-2输入与或非门74 LS 52 四路2-3-2-2输入与或门(可扩展)74 LS 53 四路2-2-2-2输入与或非门(可扩展)74 LS 53 四路2-2-3-2输入与或非门(可扩展)74 LS 54 四路2-2-2-2输入与或非门74 LS 54 四路2-3-3-2输入与或非门74 LS 54 四路2-2-3-2输入与或非门74 LS 55 二路4-4输入与或非门(可扩展)74 LS 60 双四输入与扩展74 LS 61 三3输入与扩展74 LS 62 四路2-3-3-2输入与或扩展器74 LS 63 六电流读出接口门74 LS 64 四路4-2-3-2输入与或非门74 LS 65 四路4-2-3-2输入与或非门(OC)74 LS 70 与门输入上升沿JK触发器74 LS 71 与输入R-S主从触发器74 LS 72 与门输入主从JK触发器74 LS 73 双JK触发器(带清除端)74 LS 74 正沿触发双D型触发器(带预置端和清除端)74 LS 75 4位双稳锁存器74 LS 76 双JK触发器(带预置端和清除端)74 LS 77 4位双稳态锁存器74 LS 78 双JK触发器(带预置端,公共清除端和公共时钟端) 74 LS 80 门控全加器74 LS 81 16位随机存取存储器74 LS 82 2位二进制全加器(快速进位)74 LS 83 4位二进制全加器(快速进位)74 LS 84 16位随机存取存储器74 LS 85 4位数字比较器74 LS 86 2输入四异或门74 LS 87 四位二进制原码/反码/IO单元74 LS 89 64位读/写存储器74 LS 90 十进制计数器74 LS 91 八位移位寄存器74 LS 92 12分频计数器(2分频和6分频)74 LS 93 4位二进制计数器74 LS 94 4位移位寄存器(异步)74 LS 95 4位移位寄存器(并行IO)74 LS 96 5位移位寄存器74 LS 97 六位同步二进制比率乘法器74 LS 100 八位双稳锁存器74 LS 103 负沿触发双JK主从触发器(带清除端)74 LS 106 负沿触发双JK主从触发器(带预置,清除,时钟) 74 LS 107 双JK主从触发器(带清除端)74 LS 108 双JK主从触发器(带预置,清除,时钟)74 LS 109 双JK触发器(带置位,清除,正触发)74 LS 110 与门输入JK主从触发器(带锁定)74 LS 111 双JK主从触发器(带数据锁定)74 LS 112 负沿触发双JK触发器(带预置端和清除端)74 LS 113 负沿触发双JK触发器(带预置端)74 LS 114 双JK触发器(带预置端,共清除端和时钟端) 74 LS 116 双四位锁存器74 LS 120 双脉冲同步器/驱动器74 LS 121 单稳态触发器(施密特触发)74 LS 122 可再触发单稳态多谐振荡器(带清除端)74 LS 123 可再触发双单稳多谐振荡器74 LS 125 四总线缓冲门(三态输出)74 LS 126 四总线缓冲门(三态输出)74 LS 128 2输入四或非线驱动器74 LS 131 3-8线译码器74 LS 132 2输入四与非门(斯密特触发)74 LS 133 13输入端与非门74 LS 134 12输入端与门(三态输出)74 LS 135 四异或/异或非门74 LS 136 2输入四异或门(OC)74 LS 137 八选1锁存译码器/多路转换器74 LS 138 3-8线译码器/多路转换器74 LS 139 双2-4线译码器/多路转换器74 LS 140 双4输入与非线驱动器74 LS 141 BCD-十进制译码器/驱动器74 LS 142 计数器/锁存器/译码器/驱动器74 LS 145 4-10译码器/驱动器74 LS 147 10线-4线优先编码器74 LS 148 8线-3线八进制优先编码器74 LS 150 16选1数据选择器(反补输出)74 LS 151 8选1数据选择器(互补输出)74 LS 152 8选1数据选择器多路开关74 LS 153 双4选1数据选择器/多路选择器74 LS 154 4线-16线译码器74 LS 155 双2-4译码器/分配器(图腾柱输出)74 LS 156 双2-4译码器/分配器(集电极开路输出)74 LS 157 四2选1数据选择器/多路选择器74 LS 158 四2选1数据选择器(反相输出)74 LS 160 可预置BCD计数器(异步清除)74 LS 161 可预置四位二进制计数器(并清除异步) 74 LS 162 可预置BCD计数器(异步清除)74 LS 163 可预置四位二进制计数器(并清除异步) 74 LS 164 8位并行输出串行移位寄存器74 LS 165 并行输入8位移位寄存器(补码输出)74 LS 166 8位移位寄存器74 LS 167 同步十进制比率乘法器74 LS 168 4位加/减同步计数器(十进制)74 LS 169 同步二进制可逆计数器74 LS 170 4*4寄存器堆74 LS 171 四D触发器(带清除端)74 LS 172 16位寄存器堆74 LS 173 4位D型寄存器(带清除端)74 LS 174 六D触发器74 LS 175 四D触发器74 LS 176 十进制可预置计数器74 LS 177 2-8-16进制可预置计数器74 LS 178 四位通用移位寄存器74 LS 179 四位通用移位寄存器74 LS 180 九位奇偶产生/校验器74 LS 181 算术逻辑单元/功能发生器74 LS 182 先行进位发生器74 LS 183 双保留进位全加器74 LS 184 BCD-二进制转换器74 LS 185 二进制-BCD转换器74 LS 190 同步可逆计数器(BCD,二进制)74 LS 191 同步可逆计数器(BCD,二进制)74 LS 192 同步可逆计数器(BCD,二进制)74 LS 193 同步可逆计数器(BCD,二进制)74 LS 646 八位总线收发器,寄存器74 LS 647 八位总线收发器,寄存器74 LS 648 八位总线收发器,寄存器74 LS 649 八位总线收发器,寄存器74 LS 651 三态反相8总线收发器74 LS 652 三态反相8总线收发器74 LS 653 反相8总线收发器,集电极开路74 LS 654 同相8总线收发器,集电极开路74 LS 668 4位同步加/减十进制计数器74 LS 669 带先行进位的4位同步二进制可逆计数器74 LS 670 4*4寄存器堆(三态)74 LS 671 带输出寄存的四位并入并出移位寄存器74 LS 672 带输出寄存的四位并入并出移位寄存器74 LS 673 16位并行输出存储器,16位串入串出移位寄存器74 LS 674 16位并行输入串行输出移位寄存器74 LS 681 4位并行二进制累加器74 LS 682 8位数值比较器(图腾柱输出)74 LS 683 8位数值比较器(集电极开路)74 LS 684 8位数值比较器(图腾柱输出)74 LS 685 8位数值比较器(集电极开路)74 LS 686 8位数值比较器(图腾柱输出)74 LS 687 8位数值比较器(集电极开路)74 LS 688 8位数字比较器(OC输出)74 LS 689 8位数字比较器74 LS 690 同步十进制计数器/寄存器(带数选,三态输出,直接清除)74 LS 691 计数器/寄存器(带多转换,三态输出)74 LS 692 同步十进制计数器(带预置输入,同步清除)74 LS 693 计数器/寄存器(带多转换,三态输出)74 LS 696 同步加/减十进制计数器/寄存器(带数选,三态输出,直接清除) 74 LS 697 计数器/寄存器(带多转换,三态输出)74 LS 698 计数器/寄存器(带多转换,三态输出)74 LS 699 计数器/寄存器(带多转换,三态输出)74 LS 716 可编程模N十进制计数器74 LS 718 可编程模N十进制计数器74 LS 194 四位双向通用移位寄存器74 LS 195 四位通用移位寄存器74 LS 196 可预置计数器/锁存器74 LS 197 可预置计数器/锁存器(二进制)74 LS 198 八位双向移位寄存器74 LS 199 八位移位寄存器74 LS 210 2-5-10进制计数器74 LS 213 2-N-10可变进制计数器74 LS 221 双单稳触发器74 LS 230 八3态总线驱动器74 LS 231 八3态总线反向驱动器74 LS 240 八缓冲器/线驱动器/线接收器(反码三态输出)74 LS 241 八缓冲器/线驱动器/线接收器(原码三态输出)74 LS 242 八缓冲器/线驱动器/线接收器74 LS 243 4同相三态总线收发器74 LS 244 八缓冲器/线驱动器/线接收器74 LS 245 八双向总线收发器74 LS 246 4线-七段译码/驱动器(30V)74 LS 247 4线-七段译码/驱动器(15V)74 LS 248 4线-七段译码/驱动器74 LS 249 4线-七段译码/驱动器74 LS 251 8选1数据选择器(三态输出)74 LS 253 双四选1数据选择器(三态输出)74 LS 256 双四位可寻址锁存器74 LS 257 四2选1数据选择器(三态输出)74 LS 258 四2选1数据选择器(反码三态输出)74 LS 259 8为可寻址锁存器74 LS 260 双5输入或非门74 LS 261 4*2并行二进制乘法器74 LS 265 四互补输出元件74 LS 266 2输入四异或非门(oc)74 LS 270 2048位ROM (512位四字节,OC)74 LS 271 2048位ROM (256位八字节,OC)74 LS 273 八D触发器74 LS 274 4*4并行二进制乘法器74 LS 275 七位片式华莱士树乘法器74 LS 276 四JK触发器74 LS 278 四位可级联优先寄存器74 LS 279 四S-R锁存器74 LS 280 9位奇数/偶数奇偶发生器/较验器74 LS 28174 LS 283 4位二进制全加器74 LS 290 十进制计数器74 LS 291 32位可编程模74 LS 293 4位二进制计数器74 LS 294 16位可编程模74 LS 295 四位双向通用移位寄存器74 LS 298 四-2输入多路转换器(带选通)74 LS 299 八位通用移位寄存器(三态输出)74 LS 348 8-3线优先编码器(三态输出)74 LS 352 双四选1数据选择器/多路转换器74 LS 353 双4-1线数据选择器(三态输出)74 LS 354 8输入端多路转换器/数据选择器/寄存器,三态补码输出74 LS 355 8输入端多路转换器/数据选择器/寄存器,三态补码输出74 LS 356 8输入端多路转换器/数据选择器/寄存器,三态补码输出74 LS 357 8输入端多路转换器/数据选择器/寄存器,三态补码输出74 LS 365 6总线驱动器74 LS 366 六反向三态缓冲器/线驱动器74 LS 367 六同向三态缓冲器/线驱动器74 LS 368 六反向三态缓冲器/线驱动器74 LS 373 八D锁存器74 LS 374 八D触发器(三态同相)74 LS 375 4位双稳态锁存器74 LS 377 带使能的八D触发器74 LS 378 六D触发器74 LS 379 四D触发器74 LS 381 算术逻辑单元/函数发生器74 LS 382 算术逻辑单元/函数发生器74 LS 384 8位*1位补码乘法器74 LS 385 四串行加法器/乘法器74 LS 386 2输入四异或门74 LS 390 双十进制计数器74 LS 391 双四位二进制计数器74 LS 395 4位通用移位寄存器74 LS 396 八位存储寄存器74 LS 398 四2输入端多路开关(双路输出)74 LS 399 四-2输入多路转换器(带选通)74 LS 422 单稳态触发器74 LS 423 双单稳态触发器74 LS 440 四3方向总线收发器,集电极开路74 LS 441 四3方向总线收发器,集电极开路74 LS 442 四3方向总线收发器,三态输出74 LS 443 四3方向总线收发器,三态输出74 LS 444 四3方向总线收发器,三态输出74 LS 445 BCD-十进制译码器/驱动器,三态输出74 LS 446 有方向控制的双总线收发器74 LS 448 四3方向总线收发器,三态输出74 LS 449 有方向控制的双总线收发器74 LS 465 八三态线缓冲器74 LS 466 八三态线反向缓冲器74 LS 467 八三态线缓冲器74 LS 468 八三态线反向缓冲器74 LS 490 双十进制计数器74 LS 540 八位三态总线缓冲器(反向)74 LS 541 八位三态总线缓冲器74 LS 589 有输入锁存的并入串出移位寄存器74 LS 590 带输出寄存器的8位二进制计数器74 LS 591 带输出寄存器的8位二进制计数器74 LS 592 带输出寄存器的8位二进制计数器74 LS 593 带输出寄存器的8位二进制计数器74 LS 594 带输出锁存的8位串入并出移位寄存器74 LS 595 8位输出锁存移位寄存器74 LS 596 带输出锁存的8位串入并出移位寄存器74 LS 597 8位输出锁存移位寄存器74 LS 598 带输入锁存的并入串出移位寄存器74 LS 599 带输出锁存的8位串入并出移位寄存器74 LS 604 双8位锁存器74 LS 605 双8位锁存器74 LS 606 双8位锁存器74 LS 607 双8位锁存器74 LS 620 8位三态总线发送接收器(反相)74 LS 621 8位总线收发器74 LS 622 8位总线收发器74 LS 623 8位总线收发器74 LS 640 反相总线收发器(三态输出)74 LS 641 同相8总线收发器,集电极开路74 LS 642 同相8总线收发器,集电极开路74 LS 643 8位三态总线发送接收器74 LS 644 真值反相8总线收发器,集电极开路74 LS 645 三态同相8总线收发器CD4001 4二输入或非门CD4002 双4输入或非门CD4006 18位静态移位寄存器CD4007 双互补对加反相器CD4009 六缓冲器/转换－倒相CD4010 六缓冲器/转换－正相CD4011 四2输入与非门CD4012 双4输入与非门CD4013 置/复位双D型触发器CD4014 8位静态同步移位寄存CD4015 双4位静态移位寄存器CD4016 四双向模拟数字开关CD4017 10译码输出十进制计数器CD4018 可预置1/N计数器CD4019 四与或选择门CD4020 14位二进制计数器CD4021 8位静态移位寄存器CD4022 8译码输出8进制计数器CD4023 三3输入与非门CD4024 7位二进制脉冲计数器CD4025 三3输入与非门CD4026 十进制/7段译码/驱动CD4027 置位/复位主从触发器CD4028 BCD十进制译码器CD4029 4位可预置可逆计数器CD4030 四异或门CD4031 64位静态移位寄存器CD4032 三串行加法器CD4033 十进制计数器/7段显示CD4034 8位静态移位寄存器CD4035 4位并入/并出移位寄存器CD4038 3位串行加法器CD4040 12位二进制计数器CD4041 四原码/补码缓冲器CD4042 四时钟D型锁存器CD4043 四或非R/S锁存器CD4044 四与非R/S锁存器CD4046 锁相环CD4047 单非稳态多谐振荡器CD4048 可扩充八输入门CD4049 六反相缓冲/转换器CD4050 六正相缓冲/转换器CD4051 单8通道多路转换/分配CD4052 双4通道多路转换/分配CD4053 三2通道多路转换/分配CD4056 7段液晶显示译码/驱动CD4060 二进制计数/分频/振荡CD4063 四位数值比较器CD4066 四双相模拟开管CD4067 16选1模拟开关CD4068 8输入端与非/与门CD4069 六反相器CD4070 四异或门CD4071 四2输入或门CD4072 双四输入或门CD4073 三3输入与门CD4075 三3输入与门CD4076 4位D型寄存器CD4077 四异或非门CD4078 八输入或/或非门CD4081 四输入与门CD4082 双4输入与门CD4085 双2组2输入与或非门CD4086 可扩展2输入与或非门CD4093 四与非斯密特触发器CD4094 8位移位/贮存总线寄存CD4096 3输入J－K触发器CD4098 双单稳态触发器CD4099 8位可寻址锁存器CD40103 同步可预置减法器CD40106 六斯密特触发器CD40107 双2输入与非缓冲/驱动CD40110 计数/译码/锁存/驱动CD40174 6D触发器CD40175 4D触发器CD40192 BCD可预置可逆计数器CD40193 二进制可预置可逆计数器CD40194 4位双相移位寄存器。
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四输入与非门课程设计任务书学生姓名：专业班级：指导教师：工作单位：题目: CMOS四输入与非门电路设计初始条件：计算机、ORCAD软件、L-EDIT软件要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）1、课程设计工作量：2周2、技术要求：（1）学习ORCAD软件、L-EDIT软件。
（2）设计一个CMOS四输入与非门电路。
（3）利用ORCAD软件、L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。
3、查阅至少5篇参考文献。
按《武汉理工大学课程设计工作规范》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规范。
时间安排：2013.11.22布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。
2013.11.25-11.27学习ORCAD软件、L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。
2013.11.28-12.5对CMOS四输入与非门电路进行设计仿真工作，完成课设报告的撰写。
2013.12.6 提交课程设计报告，进行答辩。
指导教师签名：年月日系主任（或责任教师）签名：年月日摘要 (I)Abstract (II)1 绪论 (1)2 设计内容及要求 (2)2.1 设计的目的及主要任务 (2)2.2 设计思想 (2)3软件介绍 (3)3.1 OrCAD简介 (3)3.2 L-Edit简介 (4)4 COMS四输入与非门电路介绍 (5)4.1 COMS四输入与非门电路组成 (5)4.2 四输入与非门电路真值表 (6)5 Cadence中四输入与非门电路的设计 (7)5.1 四输入与非门电路原理图的绘制 (7)5.2 四输入与非门电路的仿真 (8)6 L-EDIT中四输入与非门电路版图的设计 (10)6.1 版图设计的基本知识 (10)6.2 基本MOS单元的绘制 (11)6.3 COMS四输入与非门的版图设计 (13)7课程设计总结 (14)参考文献 (15)与非门是一种非常常用的数字门电路，本文详细介绍了基于CMOS管的L-EDIT环境下的四输入与非门电路设计仿真及版图布局设计验证。
通过正向设计的思从逻辑设计、电路设计、版图设计和工艺设计封面出发，实现了电路指标明确化、功能电路化、逻辑明确化的工业版图制作标准，同时本设计还通过TSPICE仿真验证了设计的正确性。
关键词：与非门、L-EDIT、TSPICEAbstractNAND gate is a very common digital gates, This paper describes the design verification based on NAND gate circuit design simulation and layout layout MOS tube L-EDIT environment. By forward thinking design from logic design, circuit design, layout design and process design cover starting to realize the circuit indicators clear, functional circuit, then clear, then the logical layout of industrial production standards, while the design is verified through simulation TSPICE correctness of the design.Keywords: NAND gate、L-EDIT、TSPICE1 绪论集成电路工艺加工能力基本是按照摩尔定律的规则不断提高的，目前90nm 加工工艺已经成为量产的主流工艺。
集成电路加工能力每年的平均增长率可以达到58%，但设计方面生产力的提高与制造能力之间一直存在差距，根据统计数据，集成电路设计效率每年的增长率约为21%，与加工能力的增长率之间存在着较大的差距。
为了能有效利用制造能力，需要从各个层面来提高设计效率。
从历史上看，集成电路设计技术大约每10 年都会有一次方法学上的突破。
二十世纪70 年代开始出现了版图输入（LE）技术，发展到二十世纪80年代出现了布局布线（P&R）技术，再发展到二十世纪90年代的综合（Synthesis）技术直到目前的SoC设计技术，每次技术突破都带来了设计效率上的飞跃，这种影响如图2 所示。
同时，集成电路工艺水平已越来越受到半导体器件的物理限制，从而带来了许多新的器件结构、新工艺和新材料的极限，加工线宽不断缩减也产生了很多寄生效应问题。
这种变化对设计技术的影响是多方面的，它不仅使得集成电路的特征尺寸减少，同时也使工作时钟频率升高，设计复杂度变高，电源电压降低，功耗变大，而且很多过去可以不关心的寄生效应和参数等已经成为现代设计中必须处理的因素。
为了保证设计技术能够跟上制造工艺发展的需要，必须从多个方面入手来研究新工艺条件下的设计技术问题。
未来的集成电路设计过程中要考虑的因素越来越多，而且这些因素之间相互影响，很多情况下所使用的设计步骤和工具、设计流程等是紧密相关的。
在过去的设计过程中，综合、时序分析和部分布局的工作是结合在一起的，以便解决布局对综合和连线延迟的影响。
目前采用的设计流程中通过对模块进行分析和优化来保证芯片可以满足多种指标要求，包括性能、功耗、噪声、面积以及可测性和可制造性等；在将来的设计流程中，对设计要实现的软件/硬件部分需要进行协同分析、协同设计与协同优化等，以便达到要求的性能指标。
这对设计方法、工具、流程等都提出了新的挑战，需要以新的方法来解决实际问题。
集成电路系统的设计更多的是体现在设计方法学上，而不是设计工具的支持上。
CMOS集成电路由于工艺技术的进步以及功耗低、稳定性高、抗干扰性强、噪声容限大、可等比例缩小、以及可适应较宽的环境温度和电源电压等一系列优点，成为现在IC 设计的主流技术。
在CMOS集成电路设计中，异或电路的设计与应用是非常重要的。
IC 设计者可以根据芯片的不同功能和要求采用各种不同结构的异或电路，从而实现电路的最优化设计。
2 设计内容及要求2.1 设计的目的及主要任务（1）学习ORCAD软件，L-EDIT软件。
（2）设计一个CMOS四输入与非门电路。
（3）利用ORCAD软件，L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。
2.2 设计思路本设计首先在ORCAD中进行四输入与非门电路电路图的绘制，然后运用其中的仿真功能对电路予以仿真调试，接着在L-EDIT软件中制定规则、绘制版图、DRC检查。
整个设计的核心是版图的设计，充分了解设计的基本原理、设计的规则。
仿真检验是否达到最初的设计要求。
3软件介绍3.1 OrCAD简介OrCAD Capture(以下以Capture代称)是一款基于Windows操作环境下的电路设计工具。
利用Capture软件，能够实现绘制电路原理图以及为制作PCB和可编程的逻辑设计提供连续性的仿真信息。
Cadence OrCAD Captur e是一款多功能的PCB原理图输入工具。
OrCAD Capture作为行业标准的PCB原理图输入方式，是当今世界最流行的原理图输入工具之一，具有简单直观的用户设计界面。
O rCAD Capture CIS具有功能强大的元件信息系统，可以在线和集中管理元件数据库，从而大幅提升电路设计的效率。
OrCAD Capture提供了完整的、可调整的原理图设计方法，能够有效应用于PCB的设计创建、管理和重用。
将原理图设计技术和PCB布局布线技术相结合，OrCAD能够帮助设计师从一开始就抓住设计意图。
不管是用于设计模拟电路、复杂的PCB、FPGA和CPLD、PCB改版的原理图修改，还是用于设计层次模块，OrCAD Capture都能为设计师提供快速的设计输入工具。
此外，OrCAD Capture原理图输入技术让设计师可以随时输入、修改和检验PCB设计。
OrCAD软件系统的功能及特点：1.不仅可以对模拟电路进行直流、交流、瞬态等基本电路特性分析，而且可进行噪声分析、温度分析、优化设计等复杂的电路特性分析。
2.不仅可以对模拟电路进行计算机辅助分析，而且可对数字电路、数/模混合电路进行计算机模拟。
3.科研在WINDOWS环境下，以人机交互方式运行。
绘制好电路图以后，即可直接进行电路模拟，无需用户编制繁杂的输入文件。
再模拟过程中，可以随时分析观察模拟结果，从电路图上修改设计。
4.OrCAD软件集成了电路原理图绘制、印制电路板设计、数字/模拟电路仿真、可编程逻辑器建设计等等功能，它的元器件库也是所有EDA软件中最丰富的，再世界上它一只是EDA软件的首选。
OrCAD软件系统中主要包括OrCAD/Capture CIS、OrCAD/PSpice A/D、OrCAD/Layout Plus等，其中每一部分可以根据需要单独使用，也可以共同组成完整的EDA 系统。
3.2 L-Edit简介Tanner Pro 的设计流程很简单。
将要设计的电路先以S-Edit编辑出电路图，再将该电路图输出成SPICE文件。
接着利用T-Spice将电路图模拟并输出成SPICE文件，如果模拟结果有错误，则回到S-Edit检查电路图，如果T-Spice模拟结果无误，则以L-Edit进行布局图设计。
用L-Edit进行布局图设计后要以DRC功能做设计规则检查，若违反设计规则，再将布局图进行修改直到设计规则检查无误为止。
将验证过的布局图转化成SPICE 文件，再利用T-Spice模拟，若有错误，再回到L-Edit修改布局图。
最后利用LVS将电路图输出的SPICE文件与布局图转化的SPICE文件进行对比，若对比结果不相等，则回去修正L-Edit或S-Edit的图。
直到验证无误后，将L-Edit设计好的布局图输出成GDSII 文件类型，再交由工厂去制作整个电路所需的掩膜板。
4 COMS四输入与非门电路介绍4.1 COMS四输入与非门电路组成与非门是与门和非门的结合，先进行与运算，再进行非运算。
与非运算输入要求有两个，如果输入都用0和1表示的话，那么与运算的结果就是这两个数的乘积。
如1和1（两端都有信号），则输出为0；1和0，则输出为1；0和0，则输出为1。
与非门的结果就是对两个输入信号先进行与运算，再对此与运算结果进行非运算的结果。
简单说，与非与非，就是先与后非。
图1 与非门电路图图2 与非门电路图4.2 四输入与非门电路真值表与非门（英语：NAND gate）是数字电路的一种基本逻辑电路。