规范-时钟抖动的分析与测量(试行)_Rev 1.0
时钟的抖动测量与分析
时钟的抖动测量与分析时钟抖动的分类与定义时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）和相邻周期抖动（cycle to cycle jitter）三种抖动。
TIE又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。
理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。
Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果。
Cycle to cycle jitter是时钟相邻周期的周期差值进行统计与测量的结果。
对于每一种时钟抖动进行统计和测量，可以得到其抖动的峰峰值和RMS值（有效值），峰峰值是所有样本中的抖动的最大值减去最小值，而RMS值是所有样本统计后的标准偏差。
如下图1为某100M时钟的TIE、Period Jitter、Cycle to Cycle jitter的峰峰值和RMS值的计算方法。
图1：三种时钟抖动的计算方法时钟抖动的应用范围在三种时钟抖动中，在不同的应用范围需要重点测量与分析某类时钟抖动。
TIE抖动是最常用的抖动指标，在很多芯片的数据手册上通常都规定了时钟TIE抖动的要求。
对于串行收发器的参考时钟，通常测量其TIE抖动。
如下图2所示，在2.5Gbps的串行收发器芯片的发送端，参考时钟为100MHz，锁相环25倍频到2.5GHz后，为Serializer（并行转串行电路）提供时钟。
当参考时钟抖动减小时，TX输出的串行数据的抖动随之减小，因此，需要测量该参考时钟的TIE抖动。
另外，用于射频电路的时钟通常也需测量其TIE抖动（相位抖动）。
在并行总线系统中，通常重点关注period jitter和cycle to cycle jitter。
比如在共同时钟总线（common clock bus）中（如图3所示），完整的数据传输需要两个时钟脉冲，第一个脉冲用于把数据锁存到发送芯片的IO Buffer，第二个脉冲将数据锁存到接收芯片中，在一个时钟周期内让数据从发送端传送到接收端，当发送端到接收端传输延迟（flight time）过大时，数据的建立时间不够，传输延迟过小时，数据的保持时间不够；同理，当这一个时钟的周期值偏大时，保持时间不够；周期值偏小时，建立时间不够。
时钟抖动度量指标和测试方法概述
PAGE 068定位导航与授时Positioning,Navigation and Timing时钟抖动度量指标和测试方法概述■ 龙丹（海军工程大学 430033）数字通信系统中，时钟抖动是影响通信质量的因素之一，在系统设计、设备研制、工程验收等各环节抖动指标是必须考虑的。
本文介绍了通信中常用的抖动概念、分类、度量指标和测试方法，并对时钟设备抖动指标测试进行了描述。
最后对抖动测试的发展方向进行了展望。
In digital communication systems, clock jitter is one of the factors that affect communication quality, and jitter indicators must be considered in various links such as system design, equipment development, and engineering acceptance. This article introduces the jitter concepts, classifications, metrics and test methods commonly used in communications, and describes the jitter index test of clock equipment. Finally, the development direction of jitter test is prospected.时钟抖动 高速时钟同步Clock jitter; high-speed clock synchronizationDoi:10.3969/j.issn.1673-5137.2021.02.010摘 要Abstract关键词Key Words１． 背景ITU-T G.810标准中抖动的定义是“数字信号的各个有效瞬时相对其当时的理想位置（相位）的短期性偏离”，相位偏离的频率称为抖动频率，“短期”指变化的频率大于或等于10Hz（这里是通信领域传统的定义，其他领域对抖动可能有不同的定义）[1]。
抖动测量的几种方法
抖动测量的几种方法测试抖动常用在测试数据通信IC或测试电信网络中。
抖动是应该呈现的数字信号沿与实际存在沿之间的差。
时钟抖动可导致电和光数据流中的偏差位，引起误码。
测量时钟抖动和数据信号就可揭示误码源。
测量和分析抖动可借助三种仪器：误码率(BER)测试仪，抖动分析仪和示波器(数字示波器和取样示波器)。
选用哪种仪器取决于应用，即电或光、数据通信以及位率。
因为抖动是误码的主要原因，所以，首先需要测量的是BER。
若网络、网络元件、子系统或IC的BER超过可接受的限制，则必须找到误差源。
大多数工程技术人员希望用仪器组合来跟踪抖动问题，先用BER测试仪、然后用抖动分析仪或示波器来隔离误差源。
BER测试仪制造商需要测量其产品的BER，以保证产品符合电信标准。
当需要表征数据通信元件和系统时，BER测试对于测试高速串行数据通信设备也是主要的。
BER测试仪发送一个称之为伪随机位序列(PRBS)的预定义数据流到被测系统或器件。
然后，取样接收数据流中的每一位，并对照所希望的PRBS图形检查输入位。
因此，BER测试仪可以进行严格的BER 测量，有些是抖动分析仪或示波器不可能做到的。
尽管BER测试仪可进行精确的BER测量，但是，对于10-12BER(每1012位为1位误差)精度的网络或器件测试需数小时。
为了把测试时间从数小时缩短为几分钟，BER测试仪采用“BERT sCAN”技术，此技术用统计技术来预测BER。
可以编程BER测试仪在位时间(称之为“单位间隔”或“UI”)的任何点取样输入位。
“澡盆”曲线表示BER是取样位置的函数。
若BER测试仪检测位周期(0.5UI)中心的位，则抖动引起位误差的概率是小的。
若BER测试仪检测位于靠近眼相交点上的位，则将增大获得抖动引起位误差的似然性。
抖动分析仪BER测试仪不能提供有关抖动持性或抖动源的足够信息。
抖动分析仪(往往称之为定时时间分析仪或信号完整性分析仪)可以测量任何时钟信号的抖动，并提供故障诊断抖动的信息。
时钟检定规程
时钟检定规程一、引言时钟是我们日常生活中常见的时间测量工具之一，它在现代社会中有着广泛的应用。
为了确保时钟的准确性和可靠性，需要进行时钟检定。
本文将探讨时钟检定的规程，旨在确保时钟的准确度和稳定性，以满足实际应用的需求。
二、时钟检定的意义时钟检定是通过对时钟进行一系列的测试和校准来评估其准确性和可靠性。
它具有以下几个重要的意义：2.1 保证时间的准确性时钟在我们日常生活中有着重要的作用，如时间管理、时间约定等。
准确的时间可以使我们的生活更加有序和高效。
2.2 保证生产、运输等活动的安全在一些需要精确时间控制的场合，如生产、运输等领域，时钟的准确度对于确保操作的安全和顺利进行至关重要。
2.3 维护社会秩序和公正在一些公共场合，如法庭、银行等，时钟的准确性对于维护社会秩序和公正有着重要的作用，特别是在时间敏感的场合下。
三、时钟检定的要求为了保证时钟的准确性和可靠性，时钟检定需要满足以下几个要求：3.1 检定周期时钟的检定周期应根据其使用环境和精度要求来确定。
一般情况下，高精度的时钟需更频繁地进行检定，以确保其准确性和稳定性。
3.2 检定方法时钟的检定方法包括对时间信号的接收和处理、参考时钟的比对等步骤。
不同类型的时钟可能需要采用不同的检定方法，以确保检定的准确性和可靠性。
3.3 检定标准时钟的检定标准应根据其应用领域和使用要求来确定。
一般情况下，时钟的检定标准应符合国家相关的法规标准或行业标准。
3.4 检定结果评估对于时钟的检定结果，应进行科学、合理的评估和判断。
评估结果可以反映出时钟的准确性和稳定性，为进一步的调整和改进提供依据。
四、时钟检定流程时钟的检定流程一般包括以下几个步骤：4.1 准备准备工作包括确定检定环境、选择合适的检定设备、校准仪器等。
同时，还需要检查时钟的各项参数和功能，确保其正常运行。
4.2 接收和处理时间信号时钟的准确性往往依赖于接收和处理的时间信号。
在这一步骤中，需要确保时间信号的稳定性和准确性，以确保时钟的精度要求。
BITS时钟频率漂移的检测方法
BITS时钟频率漂移的检测方法摘要：本文讨论了基于时钟（BITS）频率漂移的检测方法。
包括概述了时钟漂移可能引起的问题，介绍了几种常见的检测方法，如时间抖动检测、模糊标准测试、时钟精度分析以及时钟信号比例偏差，并最终提出一种新的检测模型，使用基于时域分析的方法来检测BITS时钟频率漂移。
关键词：时钟频率漂移，检测方法，时间抖动，模糊标准测试，时钟精度分析，时钟信号比例偏差，时域分析正文：时钟（BITS）频率漂移是在数字系统中常见的一种问题，它会导致系统的不稳定性，影响系统的可靠性和实时性，因此需要采用合理的检测方法进行漂移检测。
常见的检测方法包括时间抖动检测、模糊标准测试、时钟精度分析以及时钟信号比例偏差等。
然而，这些方法对时钟频率漂移的检测有一定的局限性，因此，本文将提出一种新的检测模型，使用基于时域分析的方法来检测BITS时钟频率漂移。
首先，采用Hilbert变换方法将时钟信号转换成极坐标上的相位信号，并通过分析多个采样周期内的相位信号状态，对其进行检测。
然后，根据相位信号状态变化的统计信息，确定时钟漂移的判断结果。
最后，通过实验验证，结果表明，提出的检测方法具有较高的检测准确性和特定性，可以有效检测BITS时钟频率漂移。
针对不同的频率漂移量，将其分为四种不同的工作状态：正常、低频漂移、高频漂移和跳变漂移。
根据检测模型，在实验中模拟了正常、低频漂移、高频漂移和跳变漂移4种工作状态，分别使用基于时域分析的检测方法，得到检测结果与实验结果的各项比较结果如表1所示。
结果表明，通过使用基于时域分析的方法，可以高效准确地检测到正常工作状态下和各种频率漂移状态，无论是低频漂移、高频漂移还是跳变漂移，检测结果的精确性均大于90%。
除了对频率漂移工作状态的检测，本文还研究了检测模型的窗口大小对检测精度的影响，详细结果如表2所示。
可以看出，随着窗口大小的增加，检测精度明显提高，这表明，增加窗口大小可以提高检测的精确度。
时钟抖动的定义与测量方式
译自： SiT-AN10007 Rev 1.2 January 2014Clock Jitter Definitions and Measurement Methods时钟抖动的定义与测量方式[译]懒兔子1 简介抖动是实际信号的一组边沿与理想信号之间的偏差（兔子：说白了，抖动就是实际情况和理想情况不一样，差别越大抖动越大）。
时钟信号的抖动通常由系统中的噪声或其他干扰因素引起。
影响因素包括热噪声、电源变化（波动）、负载的状况（负载也可以反过来影响时钟信号）、设备噪声和临近电路耦合进来的干扰。
2 抖动的分类抖动可以通过许多方式测量（不同方式测量到的抖动被分别加以定义），以下是主要的抖动分类：1. 周期抖动（Period Jitter）2. 相邻周期间的抖动（Cycle to Cycle Period Jitter）3. 长时间抖动（Long Term Jitter）4. 相位抖动（Phase Jitter）5. 单位时间间隔抖动（TIE，Time Interval Error）2.1 周期抖动周期抖动是时钟信号的实际周期长度与理想周期长度之间的偏差，测量样本为数目不定（随机）的一组周期。
如果给定一定数目的单个时钟周期，我们就可以通过测量每个周期的长度并计算平均的周期长度，以及这些时钟周期的标准差和峰峰值（peak-to-peak value）。
这里所说的标准差和峰峰值也分别被称为RMS抖动和Pk-Pk周期抖动。
许多文献将周期抖动直接定义为被测时钟周期与理想周期之间的误差。
但是真实情况下很难对理想周期进行量化。
如果我们用示波器观察一个标称100MHz的晶振，测得的平均时钟周期却可能是9.998ns，而不是理想的10ns。
所以退而求其次，通常将平均周期作为理想周期看待（兔子：因为实际周期都是在理想值周围按照一定规律分布的，如果测量时间足够长，得到的平均值就可以非常接近理想值）。
2.1.1 周期抖动的应用周期抖动对于计算数字系统的时序裕量十分有用。
抖动测试和分析
抖动和噪声信号损伤
24 2005/10
V0.90
80SJNB –高级抖动, 噪声和BER分析软件
更加全面 Î 更加精确地分析BER
更加精确的眼图轮廓和BER估算
抖动分离
误码率 (BER)
噪声分离
= 无界 = 有界
随机抖动 (RJ)
总抖动 (TJ)
确定性抖动 (DJ)
总噪声 (TN)
随机噪声 (RN)
周期 f 稳定时间测量
17 2005/10
V0.90
内容提要
f 抖动分类 f 不同抖动类别使用的不同测试工具
– 工具#1: DSO – 工具#2: RTSA – 工具#3: 采样示波器
f 详细介绍：80SJNB采样示波器分析软件
– 噪声情况 – 结果 – 串行分析技术突破 – 80SJNB的工作方式 总结，问答
V0.90
80SJNB高级抖动, 噪声和BER分析软件
̶ 为TDS/CSA8000系列采样示波器提供的全面的串行数据信号损伤检定软件
5 ≤200 fs rms的固有抖动 5 超低本底噪声 (较BERT或DSO示波器具有采样优势) 5 垂直分辨率高 5 同时支持电接口和光接口应用 5 1 Gbps - 60 Gbps
26 2005/10
V0.90
80SJNB高级抖动, 噪声和BER分析软件
触发, 捕获, 分析 – 频率
V0.90
RTSA – 实时频谱分析仪
时间间隔误差
周期间
周期
¾ 移动通信中复杂调制中的抖动 ¾ 时钟, PLL及其动态性能 ¾ 频段越窄，时间窗口越深(几秒)，可以捕获数据越多 ¾ 支持传统频谱分析仪 ‘视频’ (如相位抖动) ¾ 频域触发
时钟抖动
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利用相位噪声测量表征时钟抖动 来加速设计验证过程
白皮书
简介
随着数据速率的提高，时钟抖动分析的需求也在与日俱增。在高速串行数 据链路中，时钟抖动会影响发射机、传输线和接收机的数据抖动。时钟质量保 证的测量方法也在不断发展。目前的重点是针对比特误码率 (BER) 建立时钟性 能和系统性能之间的直接联系。
发射机必须用适当的因数乘以参考时钟获得数据速率，才能确定逻辑变换 定时。例如，对于 100 MHz 参考时钟和 5 Gb/s 输出信号，发射机将用 PLL 给 参考时钟乘以因数 50。PLL 乘法器不仅放大时钟抖动，还引入其自身的抖动， 主要是 PLL 压控振荡器 (VCO) 的 RJ。频率乘以因数 n 的结果是相位噪声功率 载波比乘以 n2，所以抖动迅速变大。
开关电源的噪是一个主要污染源，开关频率一般为 100 kHz 到 1 MHz。 开关电源噪声可能会注入时钟信号线路，它在左下角的图 4 中显示为 PJ。
其他周期抖动源可能是来自数据或时钟线路的干扰，或是在时钟线上的 互调产物 (见图4)。只要 PJ分量出现在远离时钟频率处，就很有可能通过插入 带通滤波器 (或低通滤波器) 来消除这些抖动。然而，当周期抖动接近时钟频率 时会遇到问题，由于很难得到高频高 Q 滤波器。参考时钟的 RJ 也一样，时钟 除法器可能增加宽带噪声，这可能会使输出时钟信号的 RJ 增加。
时间抖动(jitter)的概念及其分析方法
时间抖动(jitter)的概念及其分析方法随着通信系统中的时钟速率迈入GHz级，抖动这个在模拟设计中十分关键的因素，也开始在数字设计领域中日益得到人们的重视。
在高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率。
不仅如此，它还会导致通信链路的误码率增大，甚至限制A/D转换器的动态范围。
有资料表明在3G Hz以上的系统中，时间抖动（jitter）会导致码间干扰（ISI），造成传输误码率上升。
在此趋势下，高速数字设备的设计师们也开始更多地关注时序因素。
本文向数字设计师们介绍了抖动的基本概念，分析了它对系统性能的影响，并给出了能够将相位抖动降至最低的常用电路技术。
本文介绍了时间抖动（jitter）的概念及其分析方法。
在数字通信系统，特别是同步系统中，随着系统时钟频率的不断提高，时间抖动成为影响通信质量的关键因素。
关键字：时间抖动、jitter、相位噪声、测量时间抖动的概念在理想情况下，一个频率固定的完美的脉冲信号（以1MHz为例）的持续时间应该恰好是1us，每500n s有一个跳变沿。
但不幸的是，这种信号并不存在。
如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。
这种不确定就是抖动。
抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。
在绝大多数文献和规范中，时间抖动（jitter）被定义为高速串行信号边沿到来时刻与理想时刻的偏差，所不同的是某些规范中将这种偏差中缓慢变化的成分称为时间游走（wander），而将变化较快的成分定义为时间抖动（jitter）。
图1 时间抖动示意图1．时间抖动的分类抖动有两种主要类型：确定性抖动和随机性抖动。
确定性抖动是由可识别的干扰信号造成的，这种抖动通常幅度有限，具备特定的（而非随机的）产生原因，而且不能进行统计分析。
随机抖动是指由较难预测的因素导致的时序变化。
例如，能够影响半导体晶体材料迁移率的温度因素，就可能造成载子流的随机变化。
减少时钟偏差和抖动的设计指导原则
减少时钟偏差和抖动的设计指导原则一、概述时钟偏差和抖动是电子设备中常见的问题，它们会影响设备的精度和稳定性。
在设计电子设备时，需要采取一些措施来减少时钟偏差和抖动。
本文将介绍一些设计指导原则，帮助工程师减少时钟偏差和抖动。
二、什么是时钟偏差和抖动1. 时钟偏差时钟偏差是指实际的时钟频率与理论频率之间的差异。
这种差异可以由多种因素引起，例如环境温度变化、电源波动等。
2. 抖动抖动是指在一个周期内，时钟信号出现不规则的变化。
这种变化可以由多种因素引起，例如电源噪声、信号干扰等。
三、减少时钟偏差和抖动的设计指导原则1. 选择高质量的晶体振荡器晶体振荡器是产生时钟信号的重要组件之一。
选择高质量的晶体振荡器可以降低时钟偏差和抖动。
2. 优化供电系统供电系统对于减少抖动非常重要。
优化供电系统可以减少电源噪声和电源波动，从而降低抖动。
3. 优化时钟布局时钟布局是指将时钟信号传输到各个组件的方式。
优化时钟布局可以减少信号干扰和传输延迟，从而降低抖动。
4. 选择合适的滤波器滤波器可以过滤掉不需要的信号成分，从而减少抖动。
选择合适的滤波器可以有效地降低抖动。
5. 使用高精度的时钟芯片使用高精度的时钟芯片可以提高设备的精度和稳定性，从而减少时钟偏差和抖动。
6. 控制温度变化温度变化是导致时钟偏差的主要原因之一。
控制温度变化可以有效地减少时钟偏差。
7. 优化PCB设计PCB设计对于减少抖动非常重要。
优化PCB设计可以减少信号干扰和传输延迟，从而降低抖动。
四、总结本文介绍了几种减少时钟偏差和抖动的设计指导原则。
这些原则包括选择高质量的晶体振荡器、优化供电系统、优化时钟布局、选择合适的滤波器、使用高精度的时钟芯片、控制温度变化和优化PCB设计。
工程师可以根据实际情况选择相应的原则，从而减少时钟偏差和抖动，提高设备的精度和稳定性。
时钟抖动测量方法
文章编号:100429037(2006)0120099204时钟抖动测量方法吴义华 宋克柱 何正淼(中国科学技术大学近代物理系,合肥,230026)摘要:研究了时钟抖动的测量方法,并根据时钟抖动与ADC 采样信号信噪比之间的关系,提出利用信噪比测量时钟抖动的两种方法:(1)通过信噪比与信号频率之间的关系计算时钟抖动的频率扫描法;(2)通过信噪比与信号幅度之间的关系计算时钟抖动的幅度扫描法。
同时利用M atlab 分别对两种方法进行了仿真和验证。
最后用这两种方法分别测量了锁相环时钟和晶振时钟的抖动。
测量结果表明,频率扫描法、幅度扫描法测量时钟抖动操作简单、测量精确,并且具有很好的一致性。
关键词:时钟抖动;信噪比;频率扫描法;幅度扫描法中图分类号:T P 27412 文献标识码:A 收稿日期:2005205231;修订日期:2005212203Clock J itter M ea surem en t M ethodW u Y ihua ,S ong K ez hu ,H e Z hengm iao(D epartm ent of M odern Physics ,U niversity of Science &T echno logy of Ch ina ,H efei ,230026,Ch ina )Abstract :M easu rem en t m ethods fo r the clock jitter are review ed ,and tw o new m ethods fo r m easu ring the clock jitter are pu t fo r w ard based on the relati on sh i p betw een the inpu t clock jit 2ter and the signal 2to 2no ise rati o (SN R )of the signal sam p led by an ADC :(1)T he frequency 2scann ing m ethod based on the relati on sh i p betw een the SN R and the signal frequency ;(2)T he am p litude 2scann ing m ethod based on the the relati on sh i p betw een the SN R and the signal am 2p litude .Tw o m ethods are si m u lated in M atlab ,and the actual jitters of a PLL clock and a crys 2tal o scillato r clock are m easu red .M easu rem en t resu lts show that the frequency 2scann ing and the am p litude 2scann ing m ethods are easy ,accu rate to m easu re the clock jitter ,and have a good con sistency .Key words :clock jitter ;signal 2to 2no ise rati o ;frequency 2scann ing m ethod ;am p litude 2scann ingm ethod 现代数据采集、串行通信等系统的时钟速度越来越高,时钟抖动对系统性能的影响也越来越大。
时钟的抖动测量与分析
时钟的抖动测量与分析时钟抖动的分类与定义时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）和相邻周期抖动（cycle to cycle jitter）三种抖动。
TIE又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。
理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。
Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果。
Cycle to cycle jitter是时钟相邻周期的周期差值进行统计与测量的结果。
对于每一种时钟抖动进行统计和测量，可以得到其抖动的峰峰值和RMS值（有效值），峰峰值是所有样本中的抖动的最大值减去最小值，而RMS值是所有样本统计后的标准偏差。
如下图1为某100M时钟的TIE、Period Jitter、Cycle to Cycle jitter的峰峰值和RMS值的计算方法。
图1：三种时钟抖动的计算方法时钟抖动的应用范围在三种时钟抖动中，在不同的应用范围需要重点测量与分析某类时钟抖动。
TIE抖动是最常用的抖动指标，在很多芯片的数据手册上通常都规定了时钟TIE抖动的要求。
对于串行收发器的参考时钟，通常测量其TIE抖动。
如下图2所示，在2.5Gbps的串行收发器芯片的发送端，参考时钟为100MHz，锁相环25倍频到2.5GHz后，为Serializer（并行转串行电路）提供时钟。
当参考时钟抖动减小时，TX输出的串行数据的抖动随之减小，因此，需要测量该参考时钟的TIE抖动。
另外，用于射频电路的时钟通常也需测量其TIE抖动（相位抖动）。
在并行总线系统中，通常重点关注period jitter和cycle to cycle jitter。
比如在共同时钟总线（common clock bus）中（如图3所示），完整的数据传输需要两个时钟脉冲，第一个脉冲用于把数据锁存到发送芯片的IO Buffer，第二个脉冲将数据锁存到接收芯片中，在一个时钟周期内让数据从发送端传送到接收端，当发送端到接收端传输延迟（flight time）过大时，数据的建立时间不够，传输延迟过小时，数据的保持时间不够；同理，当这一个时钟的周期值偏大时，保持时间不够；周期值偏小时，建立时间不够。
信号完整性分析基础系列——时钟的抖动测量与分析
图３ 共 同 时钟 总 线 时 序 示 意 图
பைடு நூலகம்
Ｄ ｉｉｇ ｒ ｎ ｖ
Ｒ ｃ ｉｉｇ ｅ ｅｖｎ
端 ，参 考 时 钟 为 ｌ ０ ＨＺ Ｍ ０ ，锁 相 环
・
Ｐｅ ｌ ｄ Ｊ砒 ｅ ｋ－ ｋ Ｖ ｌ ｅ ＝ １ ． — ． ＝ ０． ｓ ｒｏ ｒｐ ｐ ａ Ｕ ０１ ９９ ２ｎ
・
Ｐｅ ｉｄＪｉｅ ｒｏ ｔ ｒⅪ 惦 ｖ ｌｅ ＝ 数 Ｐ１． ４的 标 准 僖 差 ｔ ａｕ 参 ．＝ １
Ｃｙ ｌ ｃ ｅ ｊ ｔ ｒ ｃｅ ｔ Ｃｙ ｌ ｉ ｅ ｏ ｔ
间位 置 的 偏 移 量 。理 想 时 间 位 置可 以从 待 测 试 时钟 中恢 复 ，或来 自于
其 他 参 考 时 钟 。 Ｐ ｒｏ Ｊｔｅ 是 多 ｅ ｉ ｄ ｉｔ ｒ 个 周 期 内 对 时 钟 周 期 的 变 化 进 行 统
统 收 发 数 据 的 同 步 和 锁 存 。 如 果 时 钟 信 号 到 达 接 收 端 时 抖 动 较 大 ，可
－ 某 １ｏ ｏ ＭＨ 时钟 ， 第 一个 到第 四 个 周 期 分 别 为 ９ ９ ｓ １ ． ｓ ９ ９ ｓ ｚ ．ｎ ， ０ １ 。 ． ｎ ， ｎ １ ．ｎ ， 假 设 其 理 想 时 钟 固 定 在 １ ｎ ００ ｓ ０ ｓ
・
Ｔｌ ｔ ｅ ： Ｅ Ｊｉ ｒ ｔ
・
能 出现 ：并 行 总 线 中数 据 信 号 的建
时 钟 抖 动 通 常 分 为 时 间 间 隔
误差 （ ｍ ｅ Ｉ ｅ 、 ｌ Ｅｒ ｏ ， Ｔｉ ｎｔ ｒ ｒａ ｒ
如何解决通信技术中的时钟抖动
如何解决通信技术中的时钟抖动时钟抖动是通信技术中一个重要的问题，它可以影响到通信设备之间的数据传输效果。
为了解决这个问题，需要采取一系列的措施来保证通信系统的稳定性和可靠性。
本文将介绍如何解决通信技术中的时钟抖动问题。
首先，我们需要了解时钟抖动的原因。
时钟抖动是由于通信设备之间的时钟不完全同步所引起的。
在通信系统中，每个设备都有自己的时钟，这些时钟在运行过程中会有微小的差异，导致时钟信号不完全同步。
这种时钟抖动会导致数据在传输过程中的时序不准确，从而影响到通信质量。
为了解决时钟抖动问题，可以采取以下几个方面的措施：1. 使用精确的时钟源：选择一个具有高精度和稳定性的时钟源，可以减少时钟抖动的产生。
例如，使用GPS定位系统提供的时间信号，可以保证时钟的精确同步。
2. 技术补偿：通过技术手段对时钟抖动进行补偿，使数据传输过程中的时序变得更加准确。
这包括采用时钟同步算法、抖动校准技术等。
例如，采用PLL（锁相环）技术可以对时钟抖动进行补偿，使时钟信号更加稳定。
此外，还可以采用均衡、插帧和冗余技术来纠正时钟抖动导致的数据错误。
3. 优化硬件设计：在通信设备的硬件设计中，可以采取一些优化措施来减少时钟抖动的产生。
例如，在电路板的布局和设计过程中，避免时钟信号的串扰和干扰，采用高品质的时钟发生器和滤波器等。
4. 网络优化：在通信网络的设计和优化中，可以采取一些策略来减少时钟抖动的影响。
例如，合理规划网络拓扑结构，减少数据传输的延迟和抖动；使用更高带宽、更低延迟的网络设备等。
5. 定期校准和监测：定期对通信设备的时钟进行校准和监测，可以确保时钟的精确同步和稳定性。
这可以通过使用网络时间协议（NTP）或其他时钟同步协议来实现。
总结起来，解决通信技术中的时钟抖动问题需要从多个方面入手，包括选择精确的时钟源、采用技术补偿和优化硬件设计等。
此外，网络优化和定期校准也是解决时钟抖动问题的有效手段。
通过综合应用这些措施，可以有效降低时钟抖动对通信系统的影响，提高通信质量和可靠性。
抖动分类与测量
抖动分类与测量李惠民力科公司华南区应用工程师在现在的协议一致性测试中，“抖动”似乎已经成为了一个绕不开的名词，它是评估信号质量的一个关键指标。
然而，各个通信协议对抖动似乎有着不同的要求，到底抖动的各个分量有什么意义呢？它们又是如何测量得到准确的结果呢？在系统设计中又该如何改善抖动指标呢？希望看完本文之后您能够得到一些帮助。
抖动的定义过去，时钟频率只有10MHz。
电路板或者封装设计的主要挑战就是如何自双层板上布通所有的信号线以及如何在组装时不破坏封装，在那个时代，数字信号基本上不需要考虑“信号质量”的；然而随着时钟频率的提高，信号周期和上升沿也已经普遍变短，这个时候，信号完整性就变得十分重要。
特别的，当时钟频率超过1GHz时，由于时钟周期变短，“抖动”这个指标在信号质量也变得十分重要。
抖动是指信号与理想时钟之间的偏差[1]。
如下面图1和图2两个时序中，可以明显看出，图2中信号与理想时钟之间偏差相对较图1比更大，若两个信号时钟频率相同，我们就可以说图2中的抖动比图1中大。
图1信号和理想时钟之间的偏差图2更“大”的抖动需要注意的是，抖动和频偏并不是不是相同的概念，一般讨论抖动是要在一段时间内实际信号和理想时钟之间速率相同或者相差很小的情况。
图3中，这段时间内，实际信号和理想时钟之间的频率偏差约为7%，一般来说我们讨论抖动的时候频偏不会超过5000ppm(即0.5%)，图3这种情况不再我们的讨论范围之内。
图3“频偏”并不是我们所讨论的抖动另外，抖动的绝对值在有些情况下参考意义并不太大。
假若是10MHz的时钟频率，每个周期为100ns，1ns的抖动似乎对信号没有太大的影响。
然而当频率为500MHz时，1ns的抖动就很的能会影响信号信号质量，使得信号在传输过程在出现误码。
所以我们在很多情况下会用UI这个相对单位；1UI即为1个时钟周期所花费的时间。
若信号的时钟周期为10MHz时，1UI对应为100ns。
相应的还有mUI，1mUI即0.001UI。
时钟抖动测量方法
时钟抖动测量方法
吴义华;宋克柱;何正淼
【期刊名称】《数据采集与处理》
【年(卷),期】2006(021)001
【摘要】研究了时钟抖动的测量方法,并根据时钟抖动与ADC采样信号信噪比之间的关系,提出利用信噪比测量时钟抖动的两种方法:(1)通过信噪比与信号频率之间的关系计算时钟抖动的频率扫描法;(2)通过信噪比与信号幅度之间的关系计算时钟抖动的幅度扫描法.同时利用Matlab分别对两种方法进行了仿真和验证.最后用这两种方法分别测量了锁相环时钟和晶振时钟的抖动.测量结果表明,频率扫描法、幅度扫描法测量时钟抖动操作简单、测量精确,并且具有很好的一致性.
【总页数】4页(P99-102)
【作者】吴义华;宋克柱;何正淼
【作者单位】中国科学技术大学近代物理系,合肥,230026;中国科学技术大学近代物理系,合肥,230026;中国科学技术大学近代物理系,合肥,230026
【正文语种】中文
【中图分类】TP274.2
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时钟抖动的分析与测量编制：审核：批准：文件维护日志目录第一章抖动的分析 (4)1.1抖动的定义 (4)1.2抖动的分类，峰峰值与有效值 (4)1.3时钟抖动的分解 (7)第二章抖动的测量 (8)2.1用TDSJIT3测量抖动 (9)2.1.1 Wizard向导测试 (9)测试步骤： (9)2.1.2 TDSJIT3手动测抖动 (12)测试步骤： (12)2.2用DPOJET测量抖动 (17)2.2.1 One Touch 向导测试 (17)测试步骤： (18)2.2.2 手动测试 (19)测试步骤： (19)第三章参考 (22)前言文章结构：第一章抖动的分析第二章抖动的测量第一章抖动的分析1.1抖动的定义一个信号在跳变时相对其理想时间位置的偏移量1.2抖动的分类，峰峰值与有效值抖动通常分为三类：●时钟抖动：period jitter，cycle-cycle jitter，N-cycle jitter，long-term jitter等●并行总线中数据与时钟相关的抖动：setup-hold time jitter等●高速串行数据的抖动测试：TIE(time interval error)等抖动定义分析对比及示例：TIE ：又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。
理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。
如图 2 所示TIE抖动的示意图：I1、I2、I3、In-1、In 是时钟第一个到第n 个上升沿与理想时间位置的偏差，将I1、I2 到In 进行数理统计，在所有样本的找出最大值和最小值，两者相减可以得到TIE 抖动的峰峰值，即：假设N为测量的样本总数，抖动的平均值可表示为：抖动的有效值（即RMS 值）为所有样本的1 个Sigma 值，即：PJ：周期抖动（Period Jitter）是多个周期内对时钟周期的变化进行统计与测量的结果，主要用于时钟等固定周期的信号。
如图3所示的P1、P2、Pn-1、Pn为多个周期内时钟的周期数值，对这些数值进行数理统计，同理，与TIE 抖动的峰峰值和有效值计算方法相同，把P1 到Pn中的最大值减去最小值，得到周期抖动的峰峰值，把P1 到Pn 进行 1 个Sigma 运算，得到周期抖动的RMS 值。
CC-PJ：相邻周期抖动（Cycle to cycle jitter）是时钟相邻周期的周期差值进行统计与测量的结果，测量的是信号在两个相邻周期之间的变化，本质上是周期的差分测量。
如图 4 所示，后一时钟周期减去前一时钟后作为统计的样本，C1=P2-P1, C2=P3-P2, Cn-1 = Pn - Pn-1，把C1 到Cn－1 进行数理统计，同理，可以计算出Cycle to cycle jitter 的峰峰值和RMS 值。
在图2、图3、图4 中的红色曲线横轴是时间，纵轴是对应周期的抖动数值，该曲线反映了抖动随时间变化的趋势，称为抖动跟踪（Jitter track）；将每个周期的抖动值（比如TIE 抖动的I1、I2…In）作统计直方图，可以得到抖动直方图（Jitter Histogram）；将抖动跟踪做快速傅立叶变换（FFT）计算可以得到抖动频谱（Jitter Spectrum）。
抖动跟踪是抖动在时域的表现形式，抖动频谱是抖动在频域的表现形式，抖动直方图是抖动在统计域的表现形式。
各种测试仪器和分析软件对于抖动的测量和分析都是在这三个域中实现的。
如下图5 为某100MHz 时钟在时域、频域、统计域分析其TIE 抖动的示意图。
左上角的F2 为某100MHz 时钟，P1 是时钟的TIE 参数测量；右上角的F3 是TIE 抖动的直方图，直方图不是高斯分布，可见时钟存在固有抖动。
左下角的F4 为TIE track（即TIE 抖动随时间变化的趋势），从TIE Track 中可以看到周期性的变化趋势；右下角的F5 是F4 的FFT 运算，即抖动的频谱，频谱的峰值频率为515kHz，说明该时钟的周期性抖动（PJ）的主要来源为515kHz，找到频点后，可以查找电路板上主频或谐波为该频率的芯片和PCB 走线，进一步调试与分析。
1.3 时钟抖动的分解时钟抖动的峰峰值和RMS 值仅反映了抖动在统计上的数值，并没有分析抖动的来源。
对于时钟抖动分解，业内通常把抖动分解为：总体抖动（TJ）、确定性抖动（DJ）、随机抖动（RJ）、周期性抖动（PJ）、占空比失真（DCD）等等。
如下图 6 所示为各种抖动的关系图。
图六抖动分解TJ 及其各种成分，都是针对TIE 的。
如前文所说，TIE反映了被测时钟与理想时钟的偏差。
TIE 抖动的峰峰值为随着测试样本数的增加不断增大（随机抖动因素引起的），TJ是和误码率联系起来的，通常误码率为10E-12，即通常所说的TJ 是10 的12 次方个样本的TIE 抖动的峰峰值。
TJ 包括了RJ 和DJ，而DJ 包括了PJ、DCD。
对于单边沿来同步与定时的时钟，DCD不算做抖动（当然，绝大多数时钟都只用其上升沿）。
RJ 会随着样本数的增多不断增大，其直方图满足高斯分布，通常用其统计后的1 个Sigma 或RMS 值来表示，在抖动测试仪器中得到的RJ 通常为RMS 值。
随机抖动的来源为热噪声、Shot Noise 和Flick Noise，与电子器件和半导体器件的电子和空穴特性有关，比如ECL 工艺的PLL 比TTL 和CMOS 工艺的PLL 有更小的随机抖动。
DJ 是有边界的、确定性的抖动，来源为：开关电源噪声、串扰、电磁干扰等等，与电路的设计有关，可以通过优化设计来改善，比如选择合适的电源滤波方案、合理的PCB 布局和布线。
DCD 占空比失真，来源是：不对称的上升边沿速率与下降边沿速率、不适当的判决门限选择在抖动频谱中，RJ 是频谱的基底部分，而DJ 是抖动频谱中的尖峰部分。
很多测试仪器都是从抖动频谱来分解抖动的。
第二章抖动的测量注：◆抖动的测量分类：1、时钟抖动：PJ、CC-PJ、N-CC-PJ2、高速串行数据的抖动测试：TIE等3、并行总线中数据与时钟相关的抖动测试：setup-hold time jitter等。
◆在时钟抖动测试中，有以下要点：1、选择合适带宽：为了准确测量到时钟的边沿，通常，示波器的带宽在时钟频率的5 倍以上，对于某些边沿很快的时钟，甚至需要仪器带宽大于10 倍时钟主频。
2、选择合适测试点：由于时钟链路可能使用了各种端接策略或者星形拓扑结构，在发送端探测时钟可能没有太大的参考意义，通常是在时钟链路的靠近接收端处探测和分析。
3、保证地线尽量短：探头的地线较长时，引入的寄生电感可能导致测量到的波形失真，较长的地线构成的信号环路也更容易受到电磁干扰。
4、信号幅度尽量占满整个屏幕：示波器的ADC 只有8 个比特的分辨率，必须让信号幅度尽量占满示波器的整个屏幕才可以保证足够的测试精度。
5、固定到合适的采样率：使用合适的采样率，建议将采样率设置为示波器的最大采样率值，保证在时钟的边沿采集到足够的采样点（示波器默认一个信号周期采100个点），因此为了得到较为精确的测试结果，建议通过设定合适的示波器存储长度（一般建议为1M~5M）,抓取足够的时钟周期，来增加采集的样本总数。
6、测试抖动的前提是确认spec中给出的抖动的值是属于哪一类抖动（PJ\TIE\CCJ）以及得到此值所需采集的样本数是多少，然后尽量模拟厂家的测试环境来验证抖动。
◆时钟抖动评估中的难点：1、在目前通信设备的时钟的测试分析中，存在的问题为：芯片、设备、测试仪器厂商对时钟抖动指标的含义定义不一致。
比如有的芯片厂商直接给出抖动的pk-pk 值，而没有指明是哪种抖动要求。
芯片厂商给出的名称与测试仪器厂商的名称一致，但实际描述的含义却不一致,因此测试之前一定要跟厂家确认所给抖动的类型及指标要求。
2、有的芯片厂商对时钟抖动指标要求不严谨；有的芯片厂商给出的时钟抖动的指标要求比较随意，指标的给出没有相应的根据。
这些原因在于近十年来电子产品的运行速度和时钟频率不断增加，而抖动的知识也在不断完善与理论化，而某些芯片厂商的文档对于抖动的定义不规范，给时钟性能的评估带来一定的困难，这些需要各自的积累来进行评估。
2.1 用TDSJIT3测量抖动注：TDSJIT3抖动分析软件有Wizard和手动测试两种方式，建议可以先采用向导试测自动完成示波器参数的大体配置，然后在此基础上采用手动设置存储长度、采样率、幅度等参数，进而得到较为准确的测试结果2.1.1 Wizard向导测试测试步骤：1、示波器恢复出厂设置，点Anaysis-〉Jitter Analysis，示波器自动跳出Wizard选项如图： 测量分类设置：选择clock，next测量选项设置：根据测试需求选择周期抖动或者TIE，Next通道选择：nextScales设置：选yes，自动设置Reference levels设置：选yes，自动设置Plot可选可不选，根据测试需求决定，然后点run，约2分钟后自动除测试结果2.1.2 TDSJIT3手动测抖动测试步骤：1、示波器恢复出厂设置，点Anaysis-〉Jitter Analysis，cancel向导测试，出现下图对话框选择Measurement-〉Select-〉clockSelect选项的设置：设置测量通道和测量项Configure meas设置：选择TIE，可根据需要细分抖动类型RJ/DJ点on，也可以根据测试要求加载滤波器Configure sources设置：可以选择auto，也可以手动设置合适的幅值（满刻度）和scale建议设置存储长度为5M和最大采样率25GS/S，可根据实测信号调整：Horia/Acq-〉Horizontal/Acquisition SetupGo to results：点Single即得到测试结果如下，因为随即抖动是无边界的，如果采用run 的话抖动的PK-PK是一直增加的，实际测试可根据spec选择run或者single的方式。
注：TDSJIT3是不能输出测试报告的，因此可以采用抓图的方式保存测试结果。
2.2 用DPOJET测量抖动注：DPOJET抖动分析软件有One Touch、Wizard和手动测试三种方式，两个向导测试比较简单，参数配置较少，要想得到更精确的抖动测试结果只能采用手动测试方法，详细地配置具体参数。
此处仅介绍One Touch和手动测试两种测试方式实测过程中可以先用One Touch试测自动完成示波器参数的大体配置，然后在此基础上进行手动的配置存储长度，采样率，幅度等参数，进而得到更为准确的结果2.2.1 One Touch 向导测试注：一键式的软件设计思路，任何抖动测量，无须复杂的设定，一键完成测试：自动选择示波器输入通道自动判断测试信号类型（clock或data）最优化完成示波器采集参数自动测试参考电平自动选择抖动项目（用户可定制）自动完成测量项目参数设定自动完成结果分析、图表生成测试步骤：1、示波器恢复出厂设置，点Anaysis-〉Jitter and Eye Analysis ->Wizard-〉One Touch Jitter等约1~2分钟，得出自动测试结果，某些参数的标准偏差和峰峰为0 ，先clear然后点run 即可得最终测试结果：2.2.2 手动测试注：◆时钟信号所关心的测试项目：PJ、CC-PJ、Phase Noise◆如何提高抖动结果的准确度：足够高的采样率，无混叠，在边沿有足够的采样点调节信号充分利用ADC的动态范围例如：1V的Vpp信，1V/div的设置只利用到ADC十分之一的动态范围，100mv/div 比1V/div有更高的垂直精度，前提是信号不能超出ADC的动态范围足够的采集内存测试步骤：1、示波器恢复出厂设置，点Anaysis-〉Jitter and Eye Analysis ->Select2、设置Select选项：period/freq：根据测试需求选择CC-Period jitterjitter：根据实际测试需求可选择TIE、TJ、PJ、RJ、DJ、Phase noise等3、根据测试具体要求也可以按下图所示设置Phase noise的滤波器，输入高频截止频率和低频截止频率，若测试没具体要求，configure选项采用默认值4、设置结束，选择Results选项，点击run-〉stop，即可得出测试结果。