实验四模计数器与分频电路

实验四基本时序逻辑电路的PLD实现（1）

●实验名称：利用VerilogHDL设计一个模10加法计数器和一个时钟10分频电路

●实验目的:

1.熟悉用可编程器件实现基本时序逻辑电路的方法。

2.了解计数器的Verilog描述方法，以及偶数分频的思路与原理。

●预习要求：

1.回顾数字电路中加法计数器的相关知识。

●实验说明：

1.用MAX+plusII软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言

输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语

言。

2.加法计数器表示随着时钟脉冲的输入，计数器从0开始正向计数，直到计满规定的

模值后归零，然后依次循环计数。模10计数器表示，计数器从0000~1001循环计

数。

3.时钟分频电路的功能是，对输入的时钟频率进行偶数倍的降频（倍增其周期），10

分频意味着分频后产生的新时钟周期是输入时钟的20倍。

●实验内容与步骤：

1.新建一个属于自己的工程目录。

2.用VerilogHDL语言方式编写一个模10加法计数器cnt_10。

3.对此计数器模块进行编译和仿真。

4.用VerilogHDL语言方式编写一个20分频模块fenpin_20，对输入时钟进行20分频

处理。

5.对此分频电路进行仿真。

●实验报告要求：

1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。

2.将代码关键位置写上相应注释（可用中文）。

3.对仿真波形截图，贴到实验报告中。

●实验图表与数据：

1.模10加法计数器cnt_10的Verilog代码

2.模10加法计数器cnt_10的仿真波形：

4.20分频模块fenpin_10的仿真波形：