组合逻辑电路(加法器)

Ci m3 m5 Ai Bi ( Ai Bi )Ci 1 Ai Bi
全加器的逻辑图和逻辑符号
Si m1 m2 m4 m7 Ai BiCi 1 Ai BiCi 1 Ai BiCi 1 Ai BiCi 1 Ai ( BiCi 1 BiCi 1 ) Ai ( BiCi 1 BiCi 1 ) Ai ( Bi Ci 1 ) Ai ( Bi Ci 1 ) Ai Bi Ci 1
加法器
半加器和全加器
1、半加器
能对两个1位二进制数进行相加而求得和及进位的逻辑 电路称为半加器.
半加器真值表 Ai Bi 0 1 0 1 Si 0 1 1 0 Ci 0 0 0 1
本位 的和 向高 位的 进位
Ai Bi
=1
Si Ci
加数
0 0 1 1
&
半加器电路图 Ai Bi ∑
CO
Si Ci
Si Ai Bi Ai Bi Ai Bi Ci Ai Bi
0
0
1
1
被加数/被减数
加数/减数
加减控制
BCD码+0011=余3码
C0-1＝0时，B0=B，电路 执行A+B运算；当C0-1＝1 时，B1=B，电路执行A －B=A+B运算。
3、二-十进制加法器
修正条件 C C3 S3S2 S3S1
8421 BCD 输出 S3 ' S2 ' S1 ' S0' 4 位二进制加法器 C0-1 A1 A0 B3 B2 B1 B0
4位超前进位加 法器递推公式
S 2 P2 C1 1G0 P 2P 1P 0C0 1 C2 G2 P2C1 G2 P2G1 P2 P S3 P3 C2 1G0 P 3P 2P 1P 0C0 1 C3 G3 P3C2 G3 P3G2 P3 P2G1 P3 P2 P
VCC B2 A2 S2 B3 A3 S3 C3 16 15 14 13 12 11 10 9 74LS283 1 2 3 4 5 6 7 8 S1 B1 A1 S0 B0 A0 C0-1 GND TTL 加法器 74LS283 引脚图
V DD B3 C3 S3 S2 S1 S0 C0-1 16 15 14 13 12 11 10 9 4008 1 2 3 4 5 6 7 8 A3 B2 A2 B1 A1 B0 A0 VSS CMOS 加法器 4008 引脚图
Ci -1
Ai Bi 0 1
00 0 1
01 1 0
11 0 1
10 1 0
Si 的卡诺图
Si m1 m2 m4 m7 Ai Bi Ci 1
Ci -1 Ai Bi 0 1 00 0 0 01 0 1 11 1 1 10 0 1
Ci 的卡诺图
Ai、Bi：加数， Ci-1：低位 来的进位，Si：本位的和， Ci：向高位的进位。
再取反，得：
Si Si Ai BiCi 1 Ai BiCi 1 Ai BiCi 1 Ai BiCi 1
Ci Ci Ai Bi Ai Ci 1 Bi Ci 1
Si Ai BiCi 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai BiCi 1
“0” & C & & 1
C3 A3
A2
C3 进位 A 3 输出
A2
S2 S1 S0 4 位二进制加法器 C0-1 A1 A0 B3 B2 B1 B0 进位输入 加数
S3
被加数
C0-1 A0 B0
=1 &
P0 G0 P1 G1 P2
=1 & & & & & & & =1 ≥1 C2 =1 ≥1 C0 C1 =1
S0
≥1
A1 B1
=1 &
S1
A2 B2
S2
=1 & G2 P3 =1 & G3
S3
A3 B3
& & & ≥1
C3
超前进位发生器
超集 前成 进二 位进 加制 法 4 器位
A3 ~A0 B3 ~B0
加法器的应用
1、8421 BCD码转换为余3码
余3码
S3 S2 S1 S0 C0-1 B3 =1 B2 =1 B1 =1 B0 =1
2、二进制并行加法/减法器
S3 C3
S2
S1
S0 C0-1 B3 B2 B1 B0
C3 A3 A2 A1 A0
A 3 A2 A1 A0
BCD 码
Ci m3 m5 Ai Bi Ai BiCi 1 Ai BiCi 1 Ai Bi ( Ai Bi Ai Bi )Ci 1 Ai B ( Ai Bi )Ci 1 Ai Bi
Ai Bi Ci -1 =1 =1 & & & (a) 逻辑图 Ci Ai Bi Ci -1 Si Ai Bi Ci -1 FA (b) 曾用符号 ∑
Ci Ai Bi Ai Ci 1 Bi Ci 1
Ai Bi Ci -1 1 1 1 & ≥1 Ci & ≥1 Si
加法器
实现多位二进制数相加的电路称为加法器。 1、串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接 到相邻的高位全加器的进位输入。
C3 S3 C2 S2 C1 S1 C0 S0
Ci Ai Bi ( Ai Bi )C i 1 Gi P i Ci 1
Si Ai Bi Ci 1 P i Ci 1
S0 P0 C0 1 C0 G0 P0C0 1
S1 P 1 C0 1C0 G1 P 1G0 P 1P 0C0 1 C1 G1 P
半加器符号
2、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当 于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。
Ai 0 0 0 0 1 1 1 1 Bi 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 1 0 1 Si 0 1 1 0 1 0 0 1 Ci 0 0 0 1 0 1 1 1
加法器的级连
S15 S14 S13 S12 C15 4 位加法器 C11 4 位加法器 S11 S10 S9 S8 C7 4 位加法器 S7 S6 S5 S4 C3 4 位加法器 S3 S2 S1 S0 C0-1
A15 ~A12 B15 ~B12 A11 ~A8 B11 ~B8 A7 ~A4
B7 ~B4
CI CO
Si Ci Si Ci
(c) 国标符号
用与门和或门实现
Si Ai BiCi 1 Ai BiCi 1 Ai BiCi 1 Ai BiCi 1
Ci Ai Bi AiCi 1 BiCi 1
Si & & & & & & & & & Ci
1 Ai
1 Bi
1 Ci -1
CO ∑ CI CI CI
CO ∑ CI CI CI
CO ∑ CI CI CI
CO ∑ CI CI CI
A3
B3
A2
B2
A1
号是由低位向高位逐级传递的，速度不高。
2、并行进位加法器（超前进位加法器）
进位生成项 进位表达式 和表达式
Gi Ai Bi
进位传递条件
Pi Ai Bi
用与或非门实现
先求Si和Ci。为此，合并值为0的最小项。
Ci -1 Ai Bi 0 1 00 0 1 01 1 0 11 0 1 10 1 0
Ci -1 Ai Bi 0 1 00 0 0 01 0 1 11 1 1 10 0 1
Si 的卡诺图
Ci 的卡诺图
Si Ai BiCi 1 Ai BiCi 1 Ai BiCi 1 Ai BiCi 1 Ci Ai Bi AiCi 1 BiCi 1