ModelSim后仿真

ModelSim SE 6.2b(电子仿真):

2006.8月下旬发行的最新版本：Mentor Graphics ModelSim SE 6.2b

ModelSim专业版,VHDL、Verilog和Mixed-HDL仿真器

Mentor Graphics ModelSim SE 6.2b是业界最优秀的HDL语言仿真器，它提供最友好的调试环境，是唯一的单内核支持VHDL和Verilog混合仿真的仿真器。是作FPGA/ASIC设计的RTL级和门级电路仿真的首选，它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段。全面支持VHDL和Verilog语言的IEEE 标准，支持C/C++功能调用和调试

具有快速的仿真性能和最先进的调试能力，全面支持UNIX(包括64位)、Linux和Windows平台。

主要特点：

RTL和门级优化，本地编译结构，编译仿真速度快；

单内核VHDL和Verilog混合仿真；

源代码模版和助手，项目管理；

集成了性能分析、波形比较、代码覆盖等功能；

数据流ChaseX；

Signal Spy；

C和Tcl/Tk接口，C调试

一个关于ModelSim的文章:

首先，我把我用到的软件说明一下。如果你发现根据我的操作，你还是解决不了ModelSim后仿真的问题，那就可能是软件版本的问题。

1， ModelSim Se 6.1b

2， Synplify Pro 7.5.1

3， ISE 5.2i （这个是老了点）

4， WindowsXP（这个应该没有多大的关系）

还有就是我使用的是verilog，我想VHDL的方法与verilog是差不多的，最多也就是在建库方面有点差别而已。下面的这些方法，是我这3天搞出来的。当然也参考了一些文章。如果谁有更方便的方法，欢迎指出来。

一、为modelsim生成3个库。

首先，介绍一下这三个库。

Simprim_ver:用于布局布线后的仿真。

Unisim_ver :如果要做综合后的仿真，还要编译这个库。

Xilinxcorelib_ver:如果设计中调用了CoreGen产生的核，则还需要编译这个库。

我们要为modelsim生成的是标准库。所谓的标准库就是modelsim运行后，会自动加载的库。不过这方面我还不是很肯定。因为我在后仿真时，还是要为仿真指定库的路径，不然modelsim找不到。

第一步：在modelsim环境下，新建工程，工程的路径与你想把库存储的路径一致。

第二步：新建库，库名起作simprim_ver。我们首先就是要建的就是这个库。

第三步：在modelsim的命令栏上，打下如下命令：

vlog -work simprim_ver d:/Xilinx/verilog/src/simprims/*.v

其中的d:/Xilinx是我的Xilinx的安装路径，你把这个改成你的就行了。以下凡是要根据自己系统环境改变的内容，我都会用绿色标出，并加一个下划线。编译完之后，你会发现你的工程文件夹下出现了一个simprim 文件夹，里面又有很多个文件夹。这些就是我们要的库了。

第四步：按照上面的方法，编译另外两个库。所需要键入的命令分别如下：

vlog -work unisim_ver d:/Xilinx/verilog/src/unisims/*.v

vlog -work xilinxcorelib_ver d:/Xilinx/verilog/src/XilinxCoreLib/*.v

如果你想要编译的是VHDL的库，你需要建立的库分别是simprim,unisim和xilinxcorelib。这三个库所需要的modelsim指令分别如下：

vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_Vcomponents.vhd

vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_Vpackage.vhd

vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_VITAL.vhd

vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VCOMP.vhd

vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VPKG.vhd

vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VITAL.vhd

vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VCFG4K.vhd

vcom –work xilinxcorelib d:Xilinx/VHDL/src/ XilinxCoreLib/*.vhd

关于VHDL方面，我没有实践过，如果有误的话，改一下应该问题也不大。

第五步：把库建好后，接下来的事情就是使它成为modelsim的标准库。这只要修改modelsim安装目录下的modelsim.ini文件就可以了。修改后的内容如下：

[Library]

std = $MODEL_TECH/../std

ieee = $MODEL_TECH/../ieee

verilog = $MODEL_TECH/../verilog

vital2000 = $MODEL_TECH/../vital2000

std_developerskit = $MODEL_TECH/../std_developerskit

synopsys = $MODEL_TECH/../synopsys

modelsim_lib = $MODEL_TECH/../modelsim_lib

simprim_ver = G:/EDA/Xilinx/simprim_ver（库的路径，以下同）

unisim_ver = G:/EDA/Xilinx/unisim_ver

xilinxcorelib_ver = G:/EDA/Xilinx/xilinxcorelib_ver

注意的是，这个文件是只读属性。修改之前要把这个属性去掉。

第六步：关掉工程，重启modelsim。查看这3个库是否在library框里面。

如果你看到了，那么恭喜！你已经完成了第一个大步骤！！接下来，就是在ISE环境下如何用synplify 对设计进行综合的方法了。还要说明的是，这一步是一劳永逸的！有了第一次，第二次就不用了。

二、在ISE环境下，调用synplify，生成后仿真所需要的文件。

之所以要在ISE环境下调用synplify，主要是因为方便！我也尝试过在synplify环境下综合设计文件，然后在ISE里编译synplify生成的edif文件。但是不成功。ISE在第三方工具支持方面做的是比较好的，感觉跟用ISE直接综合一样。不过有一个缺点是看不了RTL原理图。你可以在 synplify中打开ISE生成的synplify工程文件，解决在ISE中不方便查看synplify综合结果的问题。现在，就要开始第二个大步骤了！第一步：创建ISE工程文件。选择好器件。注意Design Flow中一定要选择Synplify Pro Verilog。

第二步：综合设计文件，也就是verilog文件。