嵌入式系统及应用——第三章

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外部晶振电路
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四、复位电路设计 硬件复位（RESET 引脚） Watchdog软件复位
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系统复位电路
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3.2 嵌入式存储器系统设计
• Flash接口电路设计 • SDRAM接口电路设计
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NOR Flash接口电路设计
SST39LV160是一款常见的NOR Flash 存储器: 单片存储容量为16M位 工作电压为2.7V~3.6V 采用TSOP-48或TFBGA-48封装 16位数据宽度
第三章
基于ARM的嵌入 式系统 外围硬件设计
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核心内容
• 嵌入式处理器系统硬件设计 • 嵌入式存储器系统设计 • 外围通讯接口设计
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3.1 嵌入式处理器系统硬件设计
• 芯片选型原则 • 电源模块设计 • 时钟模块设计 • 复位电路设计
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一、芯片选型原则
①ARM微处理器内核的选择 微处理器内核的选择 ②系统的工作频率 ③芯片内存储器的容量 ④片内外围电路的选择
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3.3 UART串行接口 RS232-C标准通常采用的接口 是9芯D型插头，以常用的9 9 D 9 芯D型插头为例
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引脚
名称
功能描述 数据载波检测 数据接收 数据发送 数据终端准备好 地 数据设备准备好 请求发送 清除发送 振铃指示
1 2 3 4 5 6 7 8 9
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14针JTAG接口引脚 针 接口引脚
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引脚 1、13
名称 VCC
描述 接电源
2、4、6、8、10、14
GND
接地
3 5 7 9 11 12
nTRST TDI TMS TCK TDO NC
测试系统复位信号 测试数据串行输入 测试模式选择 测试时钟 测试数据串行输出 未连接
仅需3.3V电压即可完成在系统的 编程与擦除操作。
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引脚 A[19:0] DQ[15]/A[1] DQ[14:0] BYTE# CE# OE# WE# RESET#
类型 I I/O 三态 I I I I I
描述 地址总线。在字节模式下，DQ[15]/A[-1]用作21位字节地址的最低位。 数据总线。在读写操作时提供8位或16位的数据宽度。在字节模式下， DQ[15]/A[-1]用作21位字节地址的最低位，而DQ[14:8]处于高阻状 态。 模式选择。低电平选择字节模式，高电平选择字模式 片选信号，低电平有效。在对SST39LV160进行读写操作时，该引脚必 须为低电平，当为高电平时，芯片处于高阻旁路状态 输出使能，低电平有效。在读操作时有效，写操作时无效。 写使能，低电平有效。在对SST39LV160进行编程和擦除操作时，控制 相应的写命令。 硬件复位，低电平有效。对SST39LV160进行硬件复位。当复位时， SST39LV160立即终止正在进行的操作。 就绪/忙 状态指示。用于指示写或擦除操作是否完成。当SST39LV160 正在进行编程或擦除操作时，该引脚位低电平，操作完成时为高 电平，此时可读取内部的数据。 3.3V电源 接地
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引脚 CLK CKE /CS BA0，BA1 A12～A0 /RAS /CAS /WE LDQ，UDQM DQ15～DQ0 VDD/VSS VDDQ/VSSQ NC
名称 时钟 时钟使能 片选 组地址选择 地址总线 行地址锁存 列地址锁存 写使能 数据I/O屏蔽 数据总线 电源/地 电源/地 未连接 芯片时钟输入。 片内时钟信号控制。
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二、电源模块设计
S3C2410X的电源引脚主要有：
VDDalive引脚给处理器复位模块和端口寄存器提供1.8V 电压； VDDi和VDDiarm为处理器内核提供1.8V电压； VDDi_MPLL为MPLL提供1.8V模拟电源和数字电源； VDDi_UPLL为UPLL提供1.8V模拟电源和数字电源； VDDOP和VDDMOP分别为处理器端口和处理器存储器 端口提供3.3V电压； VDDA_ADC为处理器内的ADC系统提供3.3V电压； VDDRTC为时钟电路提供1.8V电压，该电压在系统掉电 后仍需维持。
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②晶振电路设计
S3C2410X的时钟模式
OM3 OM2 S10-5 S10-4 S10-1 时钟模式
0 0 1 1
0 1 0 1
ON ON OFF OFF
ON OFF ON OFF
ON OFF OFF OFF
MPLL:晶振 UPLL:晶振 MPLL:晶振 UPLL:时钟 MPLL:时钟 UPLL:晶振 MPLL:时钟 UPLL:时钟
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三、时钟模块设计
①时钟管理模块
时钟管理模块为各个外围模块提供时钟，在不使用 某个单元时关闭其时钟以降低功耗。 主时钟来源可以使用外部的晶振或外部时钟。 时钟发生器有一个振荡器（振荡放大）连接到外部 的晶体上。 ARM微处理器内核中有一个可控频率的时钟源PLL 把低频振荡器的输出作为自己的输入，产生所需的高 频信号。 时钟发生模块有一个逻辑电路，用来在复位后或各 种模式下产生稳定的时钟频率。其他的时钟均来自核 内部的PLL。
描述
禁止或使能除CLK、CKE和DQM外的所有输入信号。 用于片内4个组的选择。 行地址：A12～A0，列地址：A8～A0。 时钟沿和/RAS有效时锁存行地址，允许行的访问和改写 时钟沿和/CAS有效时锁存列地址，允许列的访问 使能写信号和允许列改写，/WE和/CAS有效时开始锁存数据 在读模式下控制输出缓冲；在写模式下屏蔽输入数据 数据输入输出引脚 内部电路及输入缓冲电源/地 输出缓冲电源/地 未连接
DCD RXD TXD DTR GND DSR RTS CTS RI
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RS-232C接口电路 接口电路
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3.4 JTAG电路以及调试方式 JTAG引脚定义：
TCK——测试时钟输入； TDI——测试数据输入，数据通过TDI输入 JTAG JTAG口； TDO——测试数据输出，数据通过TDO从 JTAG口输出； TMS——测试模式选择，TMS用来设置JTAG 口处于某种特定的测试模式； 可选引脚TRST——测试复位，输入引脚，低 电平有效。
RY/BY# VCC VSS
O ---
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NAND Flash 接口电路设计 以K9F1208为例: 存储容量为64M字节 数据总线宽度为8位 工作电压为2.7V~3.6V 采用TSOP48封装 仅需要3.3V电压便可完成在系统 的编程与擦除操作
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引脚 I/O[7：0] CLE ALE CE# RE# WE# WP# R/nB VCC VSS
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20针JTAG接口引脚 针 接口引脚
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引脚 1 2 3 VTref VCC
名称
描述 目标板参考电压，接电源 接电源 测试系统复位信号
nTRST
4、6、8、1Βιβλιοθήκη Baidu、12、14、16、 GND 18、20
接地
5 7 9 11 13 15 17、19
TDI TMS TCK RTCK TDO nRESET NC
测试数据串行输入 测试模式选择 测试时钟 测试时钟返回信号 测试数据串行输出 目标系统复位信号 未连接
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JTAG接口电路 接口电路
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描 述 数据输入输出、控制命令和地址的输入 命令锁存信号 地址锁存信号 芯片使能信号 读有效信号 写有效信号 写保护信号 就绪/忙标志信号 2.7V~3.3V电源 接地
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SDRAM接口电路设计
以HY57V641620为例 存储容量为4组×16M位（8M字节） 工作电压为3.3V 常见封装为54脚TSOP 兼容LVTTL接口 支持自动刷新和自刷新 16位数据宽度