74ls74 锁存器

7.1.3 主从RS触发器
1．主从RS触发器的提出
触发器作计数器用是触发器的重要应用之一。如果把CP当作被计数 脉冲，把S、R当作控制信号，当S=1、R=0时，CP脉冲到达，触发器置 1；如果再令S=0、R=1，第2个CP脉冲到达，触发器将再次翻转并置0； 如果重令S=1、R=0，第3个CP脉冲到达时，触发器便第3次翻转并再次 置为1状态……可见，触发器翻转的次数就是输入CP脉冲个数的度量， 所以可以用触发器作计数器用。注意，S、R状态的改变不必人工进行， 只要将S端接、R端接Q即可自动进行切换，请见图7.1.3-1(a)。
图7.1.2-2 用与非门构成的同步RS触发器 (a)电路 (b)电路符号
图7.1.2-3 例7.1.2-1电路的时序图
由该例可见，在CP=0时，同步RS触发器被封锁；CP=1时，同步RS 触发器同基本RS触发器相同，输入信号R、S可以直接影响电路的输出 状态，这是这种电路的基本特点。换句话说，要想将触发器置为所需状 态，必须保证CP=1期间输入信号状态绝对不变，否则将有可能同例 7.1.2-1中t6、t8时刻那样受干扰影响而导致逻辑出错。
7 触发器
本章将按照触发器的功能分类介绍触发器的电路组成、工作原理、逻 辑符号、特性描述等，其中包括RS触发器、D触发器、JK触发器、T及 T'触发器、施密特触发器、单稳态触发器和无稳态单元——定时器等。
7.1 RS触发器
7.1.1 基本RS触发器
我们知道，1个非门，入高出低，入低出高；把2个非门串联起来， 如图7.1.1-1(a)所示，则入高出高，入低出低；如果象图7.1.1-1(b)中的虚 线那样再把与输入信号S同为高（或低）电平的输出信号Q引回到输入 端并迅速移去输入信号，则电路必将永久锁定并保存原来的输入状态， 所以，这种电路称为锁存器。锁存器中的2个非门总是1个导通另1个关 断，只有这两种稳定状态，因此锁存器也叫做双稳态。在一种稳态下， 输出处于高电平，即Q=1，我们说电路为1状态；在另一种稳态下，输 出处于低电平，即Q=0，我们说电路为0状态；这样，我们就可以用锁 存器保存数字0和1了。
但遗憾的是，图7.1.3-1(a)电路是不适用的，因为Q=0时，下1个CP脉 冲到达后经2个门的传输延迟（2tpd），Q变为高电平1，继而门G4封锁 被解除，如果此时CP脉冲尚末结束，CP脉冲就会经门G4将触发器置0； 如果触发器置0后CP脉冲仍末结束，的高电平使门G3封锁再次被解除， 於是CP脉冲又经门G3将触发器置1……如此循环往复，导致1个宽CP脉 冲引起触发器多次翻转，这种现象叫做“空翻”。为了克服“空翻”现象， 主从结构的触发器应运而生。
1个用与非门构成的同步RS触发器如图7.1.2-2(a)所示，为使用方便， 图中加了直接复位端和直接置位端（亦称异步复位、异步置位端），其 功能是，不管有无CP信号，也不管R或S状态如何，只要或端为低电 平，触发器即被强行复位或置位。有直接复位、置位端时，同步RS触 发器的电路符号如图7.1.2-2(b)所示。
输入 输出 CP
R S Qn Qn+1 0 ×
× 0 0 0 × × 1 1 1 0 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 0 1 1 0 1
0 1 1 1 0 ? 1 1 1 1 ?
表7.1.2-1 同步RS触发器的功能表
图7.1.2-1 用与门-或非门构成的同步RS触发器 (a)电路 (b)电路符号
[例7.1.2-1] 已知图7.1.2-2(a)所示同步RS触发器的CP脉冲和S、R输 入信号波形如图7.1.2-3所示，试画出输出Q、的波形。设Q的初始状态 为0，、为高电平。
解： 在t1之前，CP脉冲没有到达，输出Q为初始状态0（图中标注为“初 态”），为高电平。 在t1时，第1个CP到达，在CP=1期间，S=1、R=0，触发器置1；CP脉 冲结束之后，触发器仍锁定为1状态（图中标注为“置1”）， 故Q=1、=0。
第三部分 时序逻辑电路
导读:
如果电路在某一时刻的输出状态不仅取决于电路在这一时刻的输入状态，而且与电路 过去的状态有关，也就是说电路具有了记忆功能，这种电路就叫做时序逻辑电路。时 序逻辑电路中能够完成记忆功能的电路叫做触发器，它是最重要、最基本的时序单元 电路，所以，在第7章中将首先介绍常用触发器的逻辑功能、电路结构、工作原理、特 性及其描述方法等。触发器和组合电路可以组成多种时序逻辑单元电路，如计数器、 移位寄存器、随机存储器等，在第8章中将介绍这些电路芯片的工作原理、电路组成、 分析和设计方法等，同时介绍可编程时序逻辑器件及其在数字系统设计中的应用。
图7.1.1-3 用与非门构成的基本RS触发器 (a)电路 (b)低电平触发的RS-触发器的电路符号
7.1.2 同步RS触发器
基本RS触发器实现了状态锁存并能用触发信号改变状态，从而使电 路具有记忆功能。但是有3个问题需要解决，第一，不能与系统的其它 部分同步工作；第二，R、S不能同时为1；第三，怕干扰。
Qn+1=
(7.1.4-1)
这种触发器叫做T'触发器。
2．JK触发器
如果将主从RS触发器接成T'触发器，然后再在原来的R、S处引出信
号输入端J、K，如图7.1.4-1(a)所示，这种触发器就叫做JK触发器。不难
图7.1.3-1 RS触发器接成计数状态
图7.1.3-2 主从RS触发器及其电路符号
图7.1.3-2(b)是主从RS触发器的电路符号，图中CP输入端的“”表示输 出状态变化发生在CP脉冲的下降边，因此负边沿称为触发器的动作 沿；符号“┐”表示延迟输出，即输出状态的变化滞后于CP脉冲。
图7.1.3-2(a)所示电路，在移位寄存器（见8.2节）电路中获得了应用 （如T4095、T4194和T4195等）。
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图7.1.1-1 基本RS-触发器 (a)2个非门串联 (b)加正反馈构成锁存器 (c)用2个或非门构成锁存器
(d)2个或非门交叉耦合构成RS-触发器 (e)RS-触发器的电路符号
图7.1.1-1(d)所示触发器的状态随R、S改变的情况详述如下。 设触发器现在的状态为Qn（简称为现态），R或S触发之后电路保存 下来的新状态为Qn+1（简称为次态），则触发器的次态与触发信号R、S 和现态Qn之间的关系有以下4种情况： （1）R=0且S=0时。 触发器将如上所述处于锁定状态，即保持原状态不变，Qn+1=Qn。 （2）R=0且S=1时。 不管触发器的现态如何，只要S=1，门G2的输出一定变为0；又由于 R=0，所以门G1的输入全部为低电平0，因而Qn+1=1。这就是说，只要 S=1且R=0，触发器将置1。此操作称为触发器置位或置数（Set）。 （3）R=1且S=0时。 不管触发器的现态如何，只要R=1，Q端一定变为0，即Qn+1=0。此 操作称为触发器复位或清零（Reset）。所以这种触发器既能置位也能 复位，故称复位置位触发器，简称RS触发器。 （4）R=1且S=1时。 在R、S同时为高电平1期间，Q和端同时为高电平，失去了二者之间 的互补关系；当R、S信号同时去掉（即同时回到低电平0）时，输出状 态将难以确定，所以，这种情况应当不使用、不允许或者尽量避免。
在t5～t6期间，S=0、R=0，触发器保持原状态0不变（图中标注为“保 持0”）。
在t6时，CP=1、R=0、S中有1个正向干扰，所以触发器被置1，即使 在CP=1期间S返回低电平，由于R=0，Q无法复位（图中标注为“1干 扰”）。
在t7～t8段保持。 在t8时，CP=1、S=0、R中有正向干扰，所以触发器被复位为0，“0干 扰”成功，与t6时“1干扰”情况类似。
Y RS Qn 00 01 11 10
0 1
0 1 × 0
1 1 × 0
输入 输出
R S Qn Qn+1
0 0 0 0 保持 0 0 1 1
0 1 0
1 置1 0 1 1 1
1 0 0 0 清0 1 0 1 0
1 1 0 ? 不定 1 1 1 ?
表7.1.1-1 RS触发器的特性表 图7.1.1-2 RS触发器的状态卡诺图
RS触发器也可以用与非门构成，如图7.1.1-3(a)所示，其特性表和特性 方程与上述相同，只是由于与非门是低电平信号起作用，所以触发信号 用、表示，电路符号如图7.1.1-3(b)所示，图中2个输入端处的小圆 圈“”表示低电平触发有效。用高电平触发的RS触发器的电路符号如图
7.1.1-1(e)所示。电路符号中有2个输出端，其中有“”的输出端是互补输 出。
1个用或非门接成非门而组成的锁存器电路如图7.1.1-1(c)所示，如果 将图(c)中的2个或非门交叉耦合，画成如图(d)所示形式，并将或非门的 2个输入端分开且令R端和S端皆为低电平0，则图(d)与图(c)是一样的，
仍是1个锁存器电路，同时，我们还可以通过改变R、S的状态，改变电 路的状态。比如，现在Q=1，如果R端变为高电平而S保持低电平不变， 则输出Q就将变为低电平0，即使R端重新回到低电平，Q仍将保持低电 平不变。我们把用R、S信号改变电路状态的操作称为触发，因而，锁存 器也叫做触发器。
以上4种情况已汇总在表7.1.1-1中，此表称为RS触发器的功能表或特 性表。用图7.1.1-2所示的卡诺图化简，得
Qn+1=S+Qn SR=0
（7.1.1-1a） （7.1.1-1b）
式（7.1.1-1）称为RS触发器的特性方程，其中式（7.1.1-1b）称为约束 方程。特性表、特性方程和以后将要讲到的状态表、状态转换图是描述 触发器功能的主要方法，有时还会用到波形图（或称时序图）。
在t2时，第2个CP到达，CP=1期间，S=0、R=1，触发器置0；CP脉冲 结束之后，Q仍锁定为0状态（图中标注为“置0”），=1。
在t3～t4期间，CP=1、S=1、R=1，所以Q和同时为高电平1（图中标 注为“病态”）。
在t4～t5期间，CP=1时，S变为0，R=1，触发器置0，所以 Q=0，=1（图中标注为“置0”）。
2．主从RS触发器的电路结构
1个主从结构的RS触发器如图7.1.3-2(a)所示，由2个同步RS触发器级 联而成，主触发器的输出直接加到从触发器的输入端，CP反相后作为 从触发器的钟控脉冲。当CP脉冲由低电平变为高电平时，R、S被写入 主触发器；由于从触发器的钟控端此时为低电平，从触发器保持原状态 不变。在CP脉冲结束时，由高电平变为低电平，主触发器首先被封 锁，从触发器的钟控端变为高电平，从而将主触发器的状态写入从触发 器。所以，如果将Q、返回R、S端接成计数状态时就不会发生空翻了。
在数字电路或数字系统中，各个部分必须同步协调工作。而基本RS 触发器的特点是，输入一到达输出立即改变状态。那么，怎样才能使基 本RS触发器具有同步功能呢？
大家知道，1个与门，设有2个输入S、CP，CP=0时，与门输出恒等于 0，好象门被关闭，无论S怎样变化，输出都不受S的影响；而当CP=1 时，与门的输出恒等于S，好象门已经打开，输出始终跟随S变化。根据 这一思路，在基本RS触发器R、S输入端各加1个与门，并用CP信号进行 控制，如图7.1.2-1(a)所示，这就是同步RS触发器。工作原理如 下：CP=0时，门G3、G4被封锁，G3、G4输出均为低电平0，输入信号 R、S不能到达基本RS触发器的输入端，触发器保持原状态；当CP=1 时，门G3、G4打开，输入信号R、S到达基本RS触发器的输入端，情况 与图7.1.1-1(d)的基本RS触发器完全一样，特性方程与式（7.1.1-1）相 同，特性表如表7.1.2-1所示，电路符号给出在图7.1.2-1(b)中，其中同步 控制信号称为时钟脉冲CP（Clock Pulse）。所以同步RS触发器也叫做 钟控RS触发器。
7.1.4 用RS触发器组成其它功能的触发器
用主从RS触发器可以构成或演变成其它功能的触发器，如D触发 器、JK触发器、T触发器和T'触发器等。
1．T'触发器
将主从RS触发器的R端接输出端Q，S端接，就构成了1个没有空翻的 计数器电路，每来1个CP脉冲触发器都翻转1次，原来是0翻成1，原来 是1翻成0，即