AlteraFPGA开发流程

资源管理窗
五、编译状态显示窗 编译状态显示窗主要在编译过程中显示各个过程的进度。 包括语法检查，综合进度，布局布线时间 等。 六、工程工作区 工程工作区主要在设计过程中显示各种设置窗口、编辑 串口和显示窗口等，也是用户使用 Quartus II 软件的主要交互区。 七、信息显示窗 信息显示窗主要显示当前软件的工作状态或工程进行的 操作，其最主要功能还是显示编译过程中产 生的各项信息，这些信息包括普通信息、警告、错误等。 在编译过程中遇到错误时，可以通过错误 信息锁定错误发生点，方便用户查找和修改设计。
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3. 进行项目名称的设定、工作名和顶层实体名要求相同，工程目录可以随意 设置，但必须是英文的目录，工程名和顶层实体 名也要求是英文名字，我们的工程名和顶层实体 名为clock，选择Next。
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4.可以为工程添加先期已经输入的设计文件，指定用 户自定义的元件库的路径，这里我们没有事先输入好 的文件，也没有自定义的元件库，点击Next进入下一 步。
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5. 用户指定目标器件，根据开发板的所使用的 器件来选择，实际开发中，通过查看核心板的 参考手册来获取所使用的器件具体型号，可以 使用窗口右边的Filters来加快器件的选择，选 择完毕点击Next。
三、工具栏 工具栏中包含常用命令的快捷图标。鼠标移动到图 标时，鼠标下方会出现此图标对应的含义，每种图 标在菜单栏也能找到相应命令菜单。用户可根据个 人需要放置一些常用功能快捷图标，提高设计效率。 四、资源管理窗 资源管理窗用于显示当前工程中所有相关的资源文 件。在编译后，结构层次标签栏里会显示整个工程 设计的结构，并且还列出了每个文件占用的资源情 况。 文件标签栏里显示了所有源文件的目录和名称。设 计单元标签栏里将显示所有设计单元，包括它们的 类型。
【Assign Pins】分配 IO管脚。 【Timing Settings】时序约束设置。 【EDA Tool Settings】第三方工具设置。 【Settings】包含 FPGA 设计各项参数设置。 【Classic Timing Analyzer Wizard】时序约束向导。 【Assignment Editor】分配编辑器。 【Remove Assignments】删除已设定的类型的分 配，如管脚分配、时序分配等。 【Demote Assignments】降级使用当前不严格的 约束，使编译器更高效地编译分配和约束等。 【Back-Annotate Assignments】反标管脚、逻辑 单元、LogicLock 区域、节点、布线分配等。
Altera公司以及第三方合作伙伴（AMPP）提供 的IP基本上可以分为两类：免费的LPM宏功能模块 （Megafunction/LPM，library of parameterized modules )和需要授权的IP核（Megacore）,这两者 的使用方法基本相同。 LPM宏功能模块是一些复杂或高级的构建模块， 比如Counter、FIFO、RAM等。FPGA特性器件功能， 如存储器、DSP块等电路必须使用宏功能模块才能使 用。 IP核一般需要用户付费购买才能使用。可以下载 试用，满意后再付费。
3.5.2 综合
3.5.3 布局布线
*编译
3.5.4 仿真
功能仿真 时序仿真
3.5.5 下载
3.6 Altera 的IP工具
3.6.1 IP的概念和Altera的IP 1.IP的概念 IP （Intellectual Property）是指用于ASIC、ASSP、 PLD等芯片当中的，预先设计好的的电路功能模块。 分类：
3.4 Quartus II 的设计流程
1. 在 File 菜单中，单击 New Project Wizard，建立新工程并 指定目标器件或器件系列。 2. 使用文本编辑器建立 Verilog HDL、VHDL 或者 Altera 硬 件描述语言（AHDL）设计。使用模块编辑器建立以符号表示的 框图，表征其它设计文件，也可以建立原理图。 3. 使用 MegaWizard 插件管理器生成宏功能和 IP 功能的自定 义变量，在设计中将它们例化，也可以使用 SOPC Builder或者 DSP Builder建立一个系统级设计。 4. 利用分配编辑器、引脚规划器、Setting 对话框、布局编辑 器以及设计分区窗口指定初始设计约束。 5. （可选）进行早期时序估算，在适配之前生成时序结果的早 期估算。 6. 利用分析和综合对设计进行设计综合。
下面主要介绍这些菜单的功能。 『Project』菜单主要是针对工程进行一些操作。 【Add/Remove Files in Project】添加或删除文件。 【Revisions】创建或修改工程版本信息。 【Archive Project】工程归档。 【Generate Tcl File for Project】产生工程 Tcl 脚本文件。 【Generate Power Estimation File】产生功率评估文件。 【HardCopy Utilities】与HardCopy器件相关功能。 【Locate】将 Assignment Editor中的节点或源代码中的信号在 Timing Closure Floorplan、编译后布局布线图、Chip Editor或源文 件中定位。 【Set as Top-level Entity】将当前文件设置为顶层文件。 【Hierarchy】打开工程工作区显示的源文件的上一层或下一层的源文 件及顶层文件。 『Assignments』菜单主要是对工程各方面进行设置。 【Device】设置目标器件。
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6. 指定在Quartus II 之外的用于，设计输入、综合、仿 真、时序分析的第三方EDA工具，Quartus II对第三 方工具的支持比较完善。这里我们不做选择，直接点 击Next。
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所见新工程的信息，确认所创建工程的主 要信息，点击Finish完成工程的建立，在开 发的过程中，还可以通过菜单 assignmentSettings来对这些配置进行 修改。 点击Finish按钮，Quartus II自动会打开 这个工程，可以看到顶层实体名出现在工 程导航窗口中。
【Import Assignments】导入分配文件。 【Timing Closure Foorplan】启动时序收敛平面 布局规划器。 【LogicLock Region】查看、创建和编辑 LogicLock 区域约束以及导入导出 LogicLock 区 域约束文件。 『Processing』菜单包含对当前工程执行各种设 计流程，如综合、布局布线、时序分析等。 『Tools』 菜单中包含 Quartus II 集成的工具， 如 MegaWizard Plug-Inmanager、 Chip Editor、 RTL Viewer、Programmer等工具。
3.2 Quartus II 软件安装与授权
3.3 Quartus II 软件用户界面
启动 Quartus II 软件后界面，由标题栏、菜单栏、工 具栏、资源管理窗、编译状态显示窗、信息显示窗和工 程工作区等部分组成。
标题栏 菜单栏 工具栏
资源管理窗
工程工作区
编译状态显示窗
信息显示窗

软IP--用VHDL等硬件描述语言描述的功能块，但 是并不涉及用什么具体电路元件实现这些功能。 固IP--完成了综合的功能块。 硬IP--供设计的最终阶段产品：掩膜。
IP的主要来源：（1）芯片厂商；（2）芯 片代加工厂；（3）专业IP公司；（4）EDA厂 商；（5）设计服务公司。 在可编程逻辑器件领域，IP核是指将一些 数字电路中比较常用复杂的功能模块，如FIR 滤波器、SDRAM控制器、PCI接口等设计成参 数可修改的模块，让其他用户可以之间调用这 些模块。 IP核的接口标准:VSI标准(170多家公司成 立Virtual Socket Interface Association) .
第3章 Altera FPGA开发流程
3.1 Quartus II 软件功能与特点 3.2 Quartus II 软件安装与授权 3.3 Quartus II 软件用户界面 3.4 Quartus II 软件开发流程 3.5 Quartus II 实例讲解 3.5.1 设计输入 3.5.2 设计综合 3.5.3 布局布线 3.5.4 仿真 3.5.5 编程与配置 3.6 Altera 的IP工具 3.6.1 IP的概念和Altera的IP 3.6.2 使用Altera的基本宏功能 3.6.3 使用Altera的IP核
建立工程后，选折菜单FILE/NEW，新建设计 文件选折窗口，选折Verilog HDL File.
打开文本编辑器界面，在其中编写Verilog代 码。
工程的普通设置
改变项目的名字或顶层设计的名字 增加/去除项目文件
器件与管脚设置
1.设置unused pin 和nCEO 2.分配管脚
一、标题栏 标题栏主要显示当前工程路径和程序名。 二、菜单栏 菜单栏主要由文件File、编辑Edit、视图View、工程 Project、资源分配Assignments、操作 Processing、工具Tools、窗口Window和帮助Help 等下拉菜单组成。其中核心命令集中在工程Project、 资源分配Assignments、操作Processing和工具 Tools菜单中。
支持多时钟定时分析、LogicLock 基于块的设计、 SOPC（单芯片可编程系统），内嵌SignalTap II逻 辑分析仪、功率评估器等高级工具 易于管脚分配和时序约束 强大的 HDL 综合能力 包含 MAX+PLUS II的 GUI，易于 MAX+PLUS II 的工程平稳过渡到 Quartus II 开发环境 对于 Fmax 的设计具有很好的效果 支持 Windows、Solaris、Hpux、Linux 等多种操 作系统 第三方工具如综合、仿真等的链接 编译速度不断提升，提高设计效率
3.5 Quartus II 实例讲解
FPGA开发实例一 实验板上的按键KEY1控制核心板上的第一 个LED灯。 创建工程
3.5.1 设计输入
创建工程
步骤如下：
1. 启动Quartus II软件； 2.选择File菜单New Project Wizard， 出现Introduction页面，该页面介绍所要完 成的具体任务，点击next。
3.1 Quartus II 软件功能与特点
QuartusII是Altera公司继MAX+PLUS II后的新一代 PLD 开发软件，适合大规模 FPGA 的开发，它包含 FPGA设计流程中所有工具和第三方软件接口。通过 使用该工具用户可开发和管理自己的设计。 Quartus II提供完整的多平台设计环境，能够直接 满足特定需要，为SOPC提供全面的设计环境。 QuartusII 软件包含有 FPGA 和 CPLD 所有的设计阶段 的解决方案。

7. （可选） 如果您的设计含有分区， 还没有进行完整编译， 则需要 通过 Partition Merge 将分区合并。 8. （可选）通过仿真器为设计生成一个功能仿真网表，进行功能仿真。 9. 使用适配器对设计进行布局布线。 10. 使用 PowerPlay功耗分析器进行功耗估算和分析。 11. 使用仿真器对设计进行时序仿真。使用 TimeQuest 时序分析器或 者标准时序分析器对设计进行时序分析。 12. （可选）使用物理综合、时序逼近布局、LogicLock 功能和分配 编辑器纠正时序问题。 13. 使用汇编器建立设计编程文件，通过编程器和 Altera 编程硬件对 器件进行编程。 14. （可选）采用 SignalTap II逻辑分析器、外部逻辑分析器、 SignalProbe 功能或者芯片编辑器对设计进行调试。 15. （可选）采用芯片编辑器、资源属性编辑器和更改管理器来管理工 程改动。