西电EDA大作业

《数字电路与系统设计》EDA实验报告

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西安电子科技大学电子工程学院

毫秒表计时器

一、实验功能简介：

本系统是利用verilog语言设计，并在Basys2 FPGA开发板上实现的毫秒表计时器。

该系统从0.00s开始以0.01s为步长开始计时当计到0.99s时经过判定后个位加一变为1.00s，之后继续以0.01s为步长从1.00s开始计时直到1.99s，之后进行判定个位加一变为2.00s，继续上述循环，直到毫秒表计时计到59.99s 时进行判定时钟自动重置再继续从0.00s开始计时。

本系统设置了一个复位时钟，推动复位键可以在计时期间中断计时，归零后重新计时。

二、实验条件：

1.Basys2 FPGA开发板

Basys2 FPGA开发板是一个电路设计实现平台，任何人都可以通过它来搭建一个真正的数字电路。Basys2是围绕着一个Spartan-3E FPGA芯片和一个Atmel AT90USB USB控制器搭建的，它提供了完整、随时可以使用的硬件平台，并且它适合于从基本逻辑器件到复杂控制器件的各种主机电路。Basys2板上集成了大量的I/O设备和FPGA所需的支持电路。

主要特点如下：Xilinx Spartan 3E FPGA，10万或25万门，FPGA特性18位乘法器，72位高速双端口Block RAM，以及500MHz+运算能力，USB2.0高速接口提供FPGA配置和数据传输，Xilinx Platform Flash ROM可以无限次存储FPGA 配置，用户可配置晶振（25，50，100MHz），另附可连接第二个时钟晶振的插座，三个内置稳压器（1.2V，2.5V，和3.3V），允许使用3.5V-5.5V的外部电源供电，8个用户可编程LED指示灯，4个七段数码管显示器，4个按键开关，8个滑动开关，1个PS/2接口和1个8位VGA显示接口，4个6针用户扩展接口，可以用来连接Digilent PMOD附属电路板，需要Adept2.0或更新版本软件来进行操作。

2.仿真软件——Modelsim SE 6.5e

ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。

3.电子设计软件——Xilinx ISE Design Suite 13.2

Xilinx ISE Design Suite是利用新技术来降低总设计成本的电子设计套件软件，并且实现了比任何其他PLD解决方案更高的性能。借助Xilinx ISE Design Suite 的突破性技术提高系统级设计效率并加快产品投产。ISE Design Suite采用各种方法来实现团队设计、功耗优化以及简化IP集成，从而充分发挥Xilinx目标设计平台在配置逻辑、嵌入式和DSP设计方面的潜力。

4.开发语言——Verilog HDL

Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE 公司收购了GDA公司，使得Verilog HDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995。

描述复杂的硬件电路，设计人员总是将复杂的功能划分为简单的功能，模块是提供每个简单功能的基本结构。设计人员可以采取“自顶向下”的思路，将复杂的功能模块划分为低层次的模块。这一步通常是由系统级的总设计师完成，而低层次的模块则由下一级的设计人员完成。自顶向下的设计方式有利于系统级别层次划分和管理，并提高了效率、降低了成本。“自底向上”方式是“自顶向下”方式的逆过程。

Verilog的设计初衷是成为一种基本语法与C语言相近的硬件描述语言。这是因为C语言在Verilog设计之初，已经在许多领域得到广泛应用，C语言的许多语言要素已经被许多人习惯。一种与C语言相似的硬件描述语言，可以让电路设计人员更容易学习和接受。不过，Verilog与C语言还是存在许多差别。另外，作为一种与普通计算机编程语言不同的硬件描述语言，它还具有一些独特的语言要素，例如向量形式的线网和寄存器、过程中的非阻塞赋值等。总的来说，具备C语言的设计人员将能够很快掌握Verilog硬件描述语言。

三、实验过程：

1.系统组成框图：

图1 系统组成

2.模块划分及各个模块的详细功能

a)module top_clock(clk, reset,

reset2,display_led,led_control_1,led_control_2,led_control_3,led_ control_4);调用clock & display刷屏显示时钟，主模块

b)module clock( clk, reset, second, minute, hour);秒表程序,实现

0.00-59.99s计数

c)module display(num,light_high,light_low);调用 hex2dec &

display_single实现两位十进制数（0-99）到两位数码管显示电平（7位）