实验五 利用例化语句进行层次化设计

一、实验目的及要求:

1)实验目的：

学习利用例化语句进行层次化设计的方法。并仿真验证自己的设计项目

2)实验要求：

利用或门和半加器设计全加器

二、实验原理：

在半加器的基础上，采用元件调用和例化语句，将元件连接起来，而实现全加器的VHDL编程和整体功能。全加器包含了两个半加器和一个或门

全加器的vhdl设计如下：

（1）半加器的VHDL文本设计如下：

（2）或门的VHDL文本设计如下：

（3）全加器的vhdl设计如下：

批阅老师：年月日

三、实验步骤：

（1）建立新文件夹adder

（2）半加器的设计

(1)输入半加器源程序。打开Quartus II ，单击“file”菜单下的New ，在New窗口中Design Files栏中选择VHDl File 选项,然后在VHDL文本编辑框中输入半加器的VHDL源程序

(2)文件存盘。选择File—Save AS，存盘文件名应与实体名一致，即h_adder.vhd,找到已建立的文件夹adder,保存在新建的文件夹里

（3）在主菜单中选择Processing→Start Compilation命令，系统编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程

（4）在主菜单中选择File→New命令，打开New对话框。单击New对话框中的Other Files

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五、实验说明：

试验中利用了例化语句进行层次化设计的方法，并仿真验证设计项目。

批阅老师：年月日

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