采用PLL设计时需注意的问题

采用PLL设计时需注意的问题
为了满足ASIC设计中时间进度上的要求，许多工程师都采用了锁相环（PLL）。

PLL具有一些人们所希望的特性，包括时钟倍频能力、时钟占空度校正能力以及时钟分配延时消除能力。

这些特性使得设计人员能够运用廉价的低频晶体作为其片外时钟脉冲源，并随后进行片上倍频，以生成任何数值的高频内部时钟信号。

它们还令设计人员能够通过将建立-保持时间窗口与芯片的时钟脉冲源的边缘对准的方法来控制这些窗口以及芯片接口处的时钟-输出延时。

虽然在结构和功能上看起来很简单，但锁相环充满了各种隐含的复杂性，这些复杂性有可能给哪怕是最好的设计师带来麻烦。

当今ASIC工艺中PLL的设计正变得越来越困难，原因是内核薄氧化物器件的阈值之上所留的电源电压峰值储备较为有限。

这些器件往往被要求满足目标工作频率并保持电源电压的灵活性。

但是，电源电压峰值储备的减少将会对PLL的噪声特性产生不良影响。

结构和操作
若要真正搞清PLL内部的性能问题，就必须首先了解其结构和工作原理。

PLL的高级结构似乎是直观明了的，它由相位检测器、电荷泵、环路滤波器和压控振荡器（VCO）所组成。

PLL 电路被启动后将立即进入一种“解锁”状态，因为VCO分割输出频率与基准频率无关。

然而，环路中的负反馈通过汇集周期性基准输入和VCO分割输出的时钟脉冲上升沿之间的相位误差来调整VCO输出频率。

综合相位误差使得VCO分割输出频率接近基准频率。

当PLL 到达“锁定”状态时，相位检测器所检测到的相位误差接近于零，这是因为VCO分割输出频率和相位与基准频率和相位是一致的。

由于相位检测器只与VCO分割输出相比较，因此PLL 输出频率将比基准和反馈输入频率高N倍，从而使得PLL能够完成倍频。

此外，如果时钟分配被加至反馈通路，则PLL将把分配时钟信号对准基准信号，以有效消除时钟分配延时。

PLL内部的功能块可由可变数量的模拟和数字电路组成，甚至在全数字电路的极端情况下也是如此。

然而，不管是由数字电路组成还是由模拟电路组成，PLL完成的都是时钟信号相位的生成和校准这样的模拟功能。

和模拟功能块一样，它们也面临着象噪声这样的当今ASIC 苛刻的混合信号环境中常见且不可避免的模拟技术难题。

如果PLL不能对噪声做出良好的响应，它就会导致输出时钟偏离其理想值的时间变换偏移。

输出时钟相位中的这些时间变换偏移通常被称为抖动（jitter）。

抖动会通过引发建立时间扰乱而对内部定时通路产生灾难性的影响，也会通过引发导致数据传输误差的建立-保持时间扰乱而影响片外接口。

与此同时，其他性能问题（如不稳定性、不适当的频率范围、锁定问题和静态相位偏移）也会影响PLL设计。

输出抖动是最为重要的问题之一，也是PLL设计中最难得以合适解决的课题之一。

由片上和片外信号源生成的电源和基底噪声具有很高的数据依存性，并可具有大量包括低频在内的频率分量。

基底噪声往往不会象电源噪声那样拥有大量的低频分量，因为在基底和电源之间没有明显的直流下降。

在最差的条件下，PLL会出现电源噪声电平和基底噪声电平分别达到标称电源电压的10%和5%的情况。

基底噪声的实际电平取决于IC生产工艺所采用的基底的性质。

为了降低出现闩锁的危险性，许多IC生产工艺采用了在同类重掺杂基底上的轻掺杂外延。

这些基底往往会在芯片上进行长距离的基底噪声传输，使得噪声不易在通过保护环和附加的基底分接头时被消除。

电源和基底噪声通过引发VCO输出中的频移（它会导致积累多个周期、直到噪声脉冲下陷为止的相移）而对PLL产生影响，在没有影响的情况下PLL能够以其环路带宽所限定的速率对频率误差进行校正。

由于相位误差可积累多个周期，因此最差情况下的输出抖动通常是由低频方波噪声信号引起的。

如果PLL欠阻尼，靠近环路带宽的噪声甚至会明显。

此外，PLL还会在靠近环路带宽的频率上放大基准输入抖动，尤其是在它欠阻尼的时候。

输出抖动类型
输出抖动可用几种方法来测量-相对于绝对时间、相对于其他信号或相对于输出时钟本身。

采用第一种方法测量的抖动通常被称为绝对抖动或长期抖动；采用第二种方法测量的抖动被称为跟踪抖动或输入-输出抖动（此时的其他信号系指基准信号），如果基准信号完全是周期性的（因而没有抖动），输出信号的绝对抖动和跟踪抖动是等效的；采用第三种方法测量的抖动（相对于输出时钟）常称作周期性（或周期-周期）抖动。

在单时钟周期里（或在几个时钟周期里），周期-周期抖动可作为时间变换偏差加以测量（被称为周期-第N个周期抖动）。

输出抖动可以用有效值（RMS）来表达，也可用峰-峰值来表达。

RMS抖动只对那些用少量带有远远超出RMS规格之外的较大的时间位移的边缘来表示时劣化较小的应用有意义。

此类应用可以包括视频和音频信号发生。

峰-峰抖动只对那些不能容许任何带有超出某些绝对值的时间位移的边缘的应用有意义。

峰-峰抖动规范一般而言是唯一可用于同步数字系统中的抖动的规范，这是因为大多数建立或保持时间故障对芯片的操作而言都是灾难性的。

特定的抖动测量方法的重要性还取决于PLL的应用。

一般来说，周期-周期抖动在所有的PLL 应用中都是重要的。

跟踪抖动在PLL输出时钟被用于对输入另一个时钟域或由另一个时钟域输出的数据进行驱动或取样的应用（接口应用就是一个范例）中是重要的。

长期抖动在涉及时钟倍频的应用中有时是重要的。

由于PLL中的相位误差在多个周期中不断积累，因此产生自电源和基底噪声的PLL跟踪抖动可能比周期-周期抖动大数倍。

不过，由于电源和基底噪声抑制性能往往较差的片上时钟分配网络会产生额外噪声。

因此，对设计精良的PLL而言，可见差异有可能小于2倍。

倍频PLL中的周期-周期抖动也可因每个基准周期最初的一、二个输出周期期间的周期性扰动而有所增加，该扰动是由相位检测器的系统误差引起的。

抖动的准确测量可能非常复杂。

我们知道，PLL必须在有噪混合信号环境中工作。

因此，在等同的有噪环境中对其进行测量是很重要。

在安静、低噪声环境中测量PLL会得到乐观而有误导作用的抖动结果。

同样，当人为噪声被加到PLL的模拟电源上时，必须留意捕获最差情况下的噪声频率内容。

对于长期抖动和跟踪抖动，这种最差情况噪声信号是一个位于或低于环路带宽频率（它通常比最小的PLL工作频率低20倍的）方波。

对于周期-周期抖动，最差情况噪声信号是一个边缘过渡时间小于PLL输出时钟周期且频率低于基准频率的方波。

该噪声信号的频率可以高于环路带宽。

附图示出了对带附加噪声的PLL进行特性化处理的电路板设置和可选芯片设置。

外部脉冲发生器将低频方波噪声耦合到用于电源噪声测试的AVDD（正模拟PLL电源），或同时耦合到AVDD和用于基底噪声测试的AVSS（负模拟PLL电源）。

将噪声（其电平以控制基底电位的VSS为基准）同时加到AVDD和AVSS上，与只把噪声加到基底上是等效的。

只要可以够得着
PLL电源，就能够通过电路板（包括生产用电路板）的加工来增加这些功能。

噪声的特性化处理
只有表面安装元件才应被用于电源噪声耦合网络。

在进行抖动测量之前，应对电源上的噪声进行特性化处理。

尽管PLL会把额外的高频噪声加到电源上，但这种附加噪声应被忽略不计，因为它与PLL输出有关。

周期-周期抖动可通过由PLL输出触发示波器，并观察一个周期之后的下一个同类边缘期间的移动来测量。

跟踪抖动和长期抖动可通过由PLL基准输入触发示波器，并观察第一个PLL 输出边缘期间的移动来测量。

当基准输入和PLL输出信号由相同的示波器进行片外驱动时，可消除与PLL无关的那些时钟输出通路上的干扰抖动。

进行以上两种测量应采用噪声相对较低的基准时钟。