建立时间和保持时间

建立时间和保持时间
图1 保持时间与建立时间示意图
在FPGA设计同一个模块中常常是包含组合逻辑与时序逻辑，为了保证在这些逻辑接口处数据能稳定被处理，那么对建立时间与保持时间建立清晰概念非常重要。

下面在认识了建立时间与保持时间概念上思考如下问题。

举一个常见例子。

图2 同步设计中一个基本模型
图2为统一采用一个时钟同步设计中一个基本模型。

图中Tco是触发器数据输出延时；Tdelay是组合逻辑延时；Tsetup是触发器建立时间；Tpd为时钟延时。

如果第一个触发器D1建立时间最大为T1max，最小为T 1min，组合逻辑延时最大为T2max，最小为T2min。

问第二个触发器D2
立时间T3与保持时间T4应该满足什么条件，或者是知道了T3与T4那么能容许最大时钟周期是多少。

这个问题是在设计中必须考虑问题，只有弄清了这个问题才能保证所设计组合逻辑延时是否满足了要求。

下面通过时序图来分析：设第一个触发器输入为D1，输出为Q1,第二个触发器输入为D2，输出为Q2；
时钟统一在上升沿进行采样，为了便于分析我们讨论两种情况即第一：假设时钟延时Tpd为零，其实这种情况在FPGA设计中是常常满足，由于在FPGA 设计中一般是采用统一系统时钟，也就是利用从全局时钟管
脚输入时钟，这样在内部时钟延时完全可以忽略不计。

这种情况下不必考虑保持时间，因为每个数据都是保持一个时钟节拍同时又有线路延时，也就是都是基于CLOCK延迟远小于数据延迟基础上，所以保持时间都能满足要求，重点是要关心建立时间，此时如果D2建立时间满足要求那么时序图应该如图3所示。

从图中可以看出如果：
T-Tco-Tdelay>T3
即：Tdelay< T-Tco-T3
那么就满足了建立时间要求，其中T为时钟周期，这种情况下第二个触发器就能在第二个时钟升沿就能稳定采到D2，时序图如图3所示。

图3 符合要求时序图
如果组合逻辑延时过大使得
T-Tco-Tdelay<T3
那么将不满足要求，第二个触发器就在第二个时钟升沿将采到是一个不定态，如图4所示。

那么电路将不能正常工作。

图4 组合逻辑延时过大时序不满足要求
从而可以推出
T-Tco-T2max>＝T3
这也就是要求D2建立时间。

从上面时序图中也可以看出，D2建立时间与保持时间与D1建立与保持时间是没有关系，而只和D2前面组合逻辑和D1数据传输延时有关，这也是一个很重要结论。

说明了延时没有叠加效应。

第二种情况如果时钟存在延时，这种情况下就要考虑保持时间了，同时也需要考虑建立时间。

时钟出现较大延时多是采用了异步时钟设计方法，这种方法较难保证数据同步性，所以实际设计中很少采用。

此时如果建立时间与保持时间都满足要求那么输出时序如图5所示。

图5 时钟存在延时但满足时序
从图5中可以容易看出对建立时间放宽了Tpd，所以D2建立时间需满足要求：
Tpd＋T-Tco-T2max>＝T3
由于建立时间与保持时间和是稳定一个时钟周期，如果时钟有延时，同时数据延时也较小那么建立时间必然是增大，保持时间就会随之减小，如果减小到不满足D2保持时间要求时就不能采集到正确数据，如图6所示。

这时即T－（Tpd－Tco-T2min）<T4,就不满足要求了，所以D2保持时间应该为：
T－（Tpd+T－Tco-T2min）>＝T4 即Tco＋T2min-Tpd>＝T4
从上式也可以看出如果Tpd＝0也就是时钟延时为0那么同样是要求Tco＋T2min>T4，但是在实际应用中由于T2延时也就是线路延时远远大于触发器保持时间即T4所以不必要关系保持时间。

图6 时钟存在延时且保持时间不满足要求
下面用数字来说明一下加深理解（以下举例暂不考虑hold time）：
建立时间Tsetup=Tdelay+ Tco- Tpd
假设Tco（触发器固有建立时间）= 2ns
假设1，Clock Delay =0，Data delay="0"，那么数据port新数据必须在时钟port时钟沿到来之前2ns赶到数据port，才能满足触发器T co。

假设2，Clock delay="0"，data Delay = 3ns，那么数据p ort新数据必须在时钟port时钟沿到来之前5ns就得赶到数据port，其中3n s用来使新数据从数据port赶到触发器D端(由于data Delay ），剩下2ns 用来满足触发器Tco。

假设3，Clock delay="1ns"，data Delay = 3ns，由于时钟p ort时钟沿推后1ns到达触发器时钟端，那么数据port新数据只需在时钟po rt时钟沿到来之前4ns赶到数据port即可。

假设4，假设时钟周期T=4ns，即你系统需要运行在250M频率上，那么以上假设中，假设2显然是不成立，也就是说在假设2情况下，你系统运行频率是低于250M，或者说在250M系统里是有setup time viol ation。

在假设2情况下，由于Tco及Tpd均是FPGA固有特性，要想满足4nsT，那么唯一你能做就是想方设法减小Tdelay，也就是数据路径延时。

即所谓找出关键路径，想办法优化之。

总结，在实际设计中，对于一个给定IC,其实我们很容易看到T，Tpd，Tsetup，Th都是固定不变（在跨时钟域时，Tpd会有不同），那么我们需要关心参数就是Tdelay，即数据路径延时，控制好了这个延时，那我们设计就不会存在建立时间和保持时间不满足情况了！
后记：有个著名笔试题,这样说道：时钟周期为T,触发器D1建立时间最大为T1max，最小为T1min，该触发器数据输出延时为Tco。

组合逻辑电路最大延迟为T2max,最小为T2min。

假设D1在前，D2去采样D1数据（实际就是对图2文字描述），问，触发器D2建立时间T3和保持时间应满足什么条件。

这里给出一个简易公式供大家死记一下，
以下两个公式确定了D2Tsetup和Thold：
1) D1Tco + max数据链路延时+ D2Tsetup < T（即T3 < T - Tco - T2max）
2) D1Tco + min数据链路延时> D2Thold（即T4<Tco + T2min）
其实上面式2可以从T3+T4=T推出，不过要注意把1)中T2max改为T 2min即可。

总之，建立时间长了，保持时间就短了。

实际中，某条数据链路延时是一个定值，只不过要求它落在区间{T2mi n，T2max}。

这也是T2min和T2max实际意义。

从现实设计出发，个人觉得这个题改为考T2max和T2min更合适，那是不是有更多人犯晕呢？！hoho
如果是那样话，大家自己变个形吧^_^
欢迎讨论！。