脉冲序列发生器设计

电子技术综合设计实验

序列信号发生器

求是学部电工电子一班3012204346 张梦璘

1.实验任务

设计并制作一个脉冲序列发生器，周期性的产生脉冲序列1010110.

2.实验目的

掌握用逻辑器件来实现逻辑图功能的方法，掌握序列发生器的工作原理和设计方法3.实验原理

应用中规模集成逻辑电路，经过一定设计得到新功能的时序逻辑电路。由于时序逻辑电路中包含组合逻辑电路和存储单元两大部分，其设计方法是：对于无分支的状态图，其中组合逻辑部分可以用译码器、数据选择器等电路实现，存储单元部分可以用计数器，寄存器等电路实现。如下图是一个100110到右）的序列脉冲产生电路，在CP脉冲的作用下，Y输出端能够不断的发出100110串行数据。该电路的存储单元部分用7制计数器完成，组合逻辑部分用数据选择器完成。4位2进制计数器74LS161改接成7制计数器，输出端Q Q Q 接数据选择器74LS151的数据选择端ABC，在数据选择器的数据输入端输入数据1000110由于计数器产生000~111的循环码被用来作为数据选择器的数据选择，所选择的数据顺序是D0~D7，所以，只要将D0~D7设置为需要的脉冲序列，Y输出端就可以得到设置好的脉冲序列。下表给出了电路的状态转换过程。